电子科技大学
实验报告
二、实验项目名称：CMOS模拟集成电路设计与仿真
三、实验地点：211大楼606房间
四、实验学时：4
五、实验目的：
（1）综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。
（2）学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证
六、实验原理：
IC设计一般规则：
①根据用途要求，确定系统总体方案
②根据电路的指标和工作条件，确定电路结构与类型，然后通过模拟计算，
决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。
③根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足
这些参数的工艺参数、工艺流程和工艺条件。
④按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一
定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。
⑤生成PG带制作掩模版
⑥工艺流片
⑦测试，划片封装
实验模拟基于Cadence 平台的电路设计与仿真
七、实验内容：
1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。
2、设计一个运算放大器电路，要求其增益大于60dB, 相位裕度大于45o，
功耗小于10mW。
3、根据设计指标要求，选取、确定适合的电路结构，并进行计算分析。
4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans
分析、建立时间小信号特性和压摆率大信号分析，能熟练掌握各种分析的参数设置方法。
5、电路性能的优化与器件参数调试，要求达到预定的技术指标。
6、整理仿真数据与曲线图表，撰写并提交实验报告。
八、实验仪器与器材
（1）工作站或微机终端一台
（2）EDA仿真软件 1套
九、实验结果：
1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握Cadence EDA仿真环境的调用。
2、根据设计指标要求，设计出如下图所示的电路结构。并进行计算分析，确定其中各器件的参数。
4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans分析，能熟练掌握各种分
①增益与频率之间的关系、相位裕度与频率之间关系图如下所示：
②输入、输出关系曲线
十、实验结果计算与分析：
从幅频特性曲线图像中可以读出，电路的增益A V=59dB略小于设计所要求的60dB；找出增益接近于0时候的截止频率为102.4MHz，对应到下方相频特性曲线图像中为-130o，则相位裕度为180o-130o=50o，
电路功耗：满足要求实验要求。
十一、实验心得与体会：
1，通过本次试验掌握了集成电路设计调试的一般规则，加深了对本行业的认识。
2，了解IC内部结构及其主要工艺特点，加深感性认识，增强了实验与综合分析能力。
3，学会了对于给定电路参数然后进行电路设计的一般方法，由大到小，选好电路模块，进行设计。
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指导教师签字：
《集成电路应用》课程实验实验一 4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛
实验一 4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、反相 器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示 4053引脚图
4053的8种逻辑功能 CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道
]) 2)(()(ln[ T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图： CD4053构成反相器电路
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
实验一逻辑门电路的基本参数及逻辑功能测试 一、实验目的 1、了解TTL与非门各参数的意义。 2、掌握TTL与非门的主要参数的测试方法。 3、掌握基本逻辑门的功能及验证方法。 4、学习TTL基本门电路的实际应用。 5、了解CMOS基本门电路的功能。 6、掌握逻辑门多余输入端的处理方法。 二、实验仪器 三、实验原理 (一) 逻辑门电路的基本参数 用万用表鉴别门电路质量的方法：利用门的逻辑功能判断，根据有关资料掌握电路组件管脚排列，尤其是电源的两个脚。按资料规定的电源电压值接 好（5V±10%）。在对TTL与非门判断时，输入端全悬空，即全 “1”，则输出端用万用表测应为以下，即逻辑“0”。若将其 中一输入端接地，输出端应在左右（逻辑“1”），此门为合格 门。按国家标准的数据手册所示电参数进行测试：现以手册中 74LS20二-4输入与非门电参数规范为例，说明参数规范值和测试条件。 TTL与非门的主要参数 空载导通电源电流I CCL （或对应的空载导通功耗P ON ）与非门处于不同的工作状态，电 源提供的电流是不同的。I CCL 是指输入端全部悬空（相当于输入全1），与非门处于导通状态，
输出端空载时，电源提供的电流。将空载导通电源电流I CCL 乘以电源电压就得到空载导通功 耗P ON ，即 P ON = I CCL ×V CC 。 测试条件：输入端悬空，输出空载，V CC =5V。 通常对典型与非门要求P ON ＜50mW，其典型值为三十几毫瓦。 2、空载截止电源电流I CCh （或对应的空载截止功耗P OFF ） I CCh 是指输入端接低电平，输出端开路时电源提供的电流。空载截止功耗POFF为空载 截止电源电流I CCH 与电源电压之积，即 P OFF = I CCh ×V CC 。注意该片的另外一个门的输入也要 接地。 测试条件： V CC =5V，V in =0，空载。 对典型与非门要求P OFF ＜25mW。 通常人们希望器件的功耗越小越好，速度越快越好，但往往速度高的门电路功耗也较大。 3、输出高电平V OH 输出高电平是指与非门有一个以上输入端接地或接低电平的输出电平。空载时，输出 高电平必须大于标准高电压（V SH =）；接有拉电流负载时，输出高电平将下降。 4、输出低电平V OL 输出低电平是指与非门所有输入端接高电平时的输出电平。空载时，输出低电平必须低于标准低电压（VSL=）；接有灌电流负载时，输出低电平将上升。 5、低电平输入电流I IS （I IL ） I IS 是指输入端接地输出端空载时，由被测输入端流出的电流值，又称低电平输入短路 电流，它是与非门的一个重要参数，因为入端电流就是前级门电路的负载电流，其大小直 接影响前级电路带动的负载个数，因此，希望I IS 小些。
福州大学集成电路应用实验一
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《集成电路应用》课程实验实验一 4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛
实验一 4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、反相 器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示 4053引脚
4053的8种逻辑功能 CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道
]) 2)(()(ln[ T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图： CD4053构成反相器电路
实验一基本门电路的逻辑功能测试 一、实验目的 1、测试与门、或门、非门、与非门、或非门与异或门的逻辑功能。 2、了解测试的方法与测试的原理。 二、实验原理 实验中用到的基本门电路的符号为： 在要测试芯片的输入端用逻辑电平输出单元输入高低电平，然后使用逻辑电平显示单元显示其逻辑功能。 三、实验设备与器件 1、数字逻辑电路用PROTEUS 2、显示可用发光二极管。 3、相应74LS系列、CC4000系列或74HC系列芯片若干。 四、实验内容 1.测试TTL门电路的逻辑功能： a）测试74LS08的逻辑功能。(与门)000 010 100 111 b）测试74LS32的逻辑功能。（或门）000 011 101 111 c）测试74LS04的逻辑功能。（非门）01 10 d）测试74LS00的逻辑功能。（两个都弄得时候不亮，其他都亮）（与非门）（如果只接一个的话，就是非门）001 011 101 110 e）测试74LS02（或非门）的逻辑功能。（两个都不弄得时候亮，其他不亮）001 010 100 110 f）测试74LS86（异或门）的逻辑功能。 2.测试CMOS门电路的逻辑功能：在CMOS 4000分类中查询 a）测试CC4081(74HC08)的逻辑功能。（与门） b）测试CC4071(74HC32)的逻辑功能。（或门） c）测试CC4069(74HC04)的逻辑功能。（非门） d）测试CC4011(74HC00)的逻辑功能。（与非门）（如果只接一个的话，就是非门）
e）测试CC4001(74HC02)（或非门）的逻辑功能。 f) 测试CC4030(74HC86)（异或门）的逻辑功能。 五、实验报告要求 1.画好各门电路的真值表表格，将实验结果填写到表中。 2.根据实验结果，写出各逻辑门的逻辑表达式，并分析如何判断逻辑门的好坏。 3.比较一下两类门电路输入端接入电阻或空置时的情况。 4．查询各种集成门的管脚分配，并注明各个管脚的作用与功能。 例：74LS00 与门 Y=AB
实验报告 课程名称： 数字电子技术实验 指导老师： 成绩：__________________ 实验名称： 组合逻辑电路 实验类型： 设计型实验 同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 一．实验目的和要求 1. 加深理解典型组合逻辑电路的工作原理。 2. 熟悉74LS00、74LS11、74LS55等基本门电路的功能及其引脚。 3. 掌握组合集成电路元件的功能检查方法。 4. 掌握组合逻辑电路的功能测试方法及组合逻辑电路的设计方法。 5. 熟悉全加器和奇偶位判断电路的工作原理。 二．实验内容和原理 组合逻辑电路设计的一般步骤如下： 1．根据给定的功能要求，列出真值表； 2. 求各个输出逻辑函数的最简“与-或”表达式； 3. 将逻辑函数形式变换为设计所要求选用逻辑门的形式； 4. 根据所要求的逻辑门，画出逻辑电路图。 实验内容： 1. 测试与非门74LS00和与或非门74LS55的逻辑功能。 2. 用与非门74LS00和与或非门74LS55设计一个全加器电路，并进行功能测试。 专业： 电子信息工程 姓名： 学号： 日期： 装 订 线
3. 用与非门74LS00和与或非门74LS55设计四位数奇偶位判断电路，并进行功能测试。 三. 主要仪器设备 与非门74LS00，与或非门74LS55，导线，开关，电源、实验箱 四．实验设计与实验结果 1、一位全加器 全加器实现一位二进制数的加法，他由被加数、加数和来自相邻低位的进数相加，输出有全加和与向高位的进位。输入：被加数Ai，加数Bi，低位进位Ci-1输出：和Si，进位Ci 实验名称：组合逻辑电路 姓名：学号： 列真值表如下：画出卡诺图： 根据卡诺图得出全加器的逻辑函数：S= A⊕B⊕C； C= AB+(A⊕B)C 为使得能在现有元件（两个74LS00 与非门[共8片]、三个74LS55 与或非门）的基础上实现该逻辑函数。所以令S i-1=!(AB+!A!B)，Si=!(SC+!S!C)， Ci=!(!A!B+!C i-1S i-1)。 仿真电路图如下（经验证，电路功能与真值表相同）：
实验一集成电路系统EDA软件使用简介 （基础性实验） 一实验目的 1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件 的详细操作。 2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。 3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时 序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。 二实验前的准备 1、将红色的MODUL_SEL拨码开关组合的1、 2、8拨上， 3、 4、 5、 6、7拨下，使数码 管显示当前模式为：C1. 2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的 JTAG接口（核心板的第二个十针的插口）处。 三实验要求 学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法。 四实验内容 （一）了解门电路元件库 1、新建原理图设计文件，并在原理图设计文件的基础上插入各种基本门电路元件，包 括与门、或门、非门、异或门等。 2、利用原理图图形编辑窗，将基本门电路元件进行连接，形成布线。 3、为连接好的门电路组合电路添加输入和输出端口。 （二）了解逻辑电路的仿真 1、保存原理图设计文件，新建时序仿真文件。 2、将各端口的信号标出，并对其实施功能仿真或时序仿真。并将仿真波形写入实验报 告。 （三）了解原理图文件的综合和下载 1、对原理图文件进行综合和引脚连结。 2、将对应FPGA端口连接至原理图电路端口中，并将原理图文件综合后的网表文件下载 到FPGA中，进行功能验证。 3、将硬件功能情况描述记录于实验报告中。
实验报告 课程名称：集成电路原理 实验名称： CMOS模拟集成电路设计与仿真 小组成员： 实验地点：科技实验大楼606 实验时间： 2017年6月12日 2017年6月12日 微电子与固体电子学院
一、实验名称：CMOS模拟集成电路设计与仿真 二、实验学时：4 三、实验原理 1、转换速率（SR）：也称压摆率，单位是V/μs。运放接成闭环条件下，将一个阶跃信号输入到运放的输入端，从运放的输出端测得运放的输出上升速率。 2、开环增益：当放大器中没有加入负反馈电路时的放大增益称为开环增益。 3、增益带宽积：放大器带宽和带宽增益的乘积，即运放增益下降为1时所对应的频率。 4、相位裕度：使得增益降为1时对应的频率点的相位与-180相位的差值。 5、输入共模范围：在差分放大电路中，二个输入端所加的是大小相等，极性相同的输入信号叫共模信号，此信号的范围叫共模输入信号范围。 6、输出电压摆幅：一般指输出电压最大值和最小值的差。 图 1两级共源CMOS运放电路图 实验所用原理图如图1所示。图中有多个电流镜结构，M1、M2构成源耦合对，做差分输入；M3、M4构成电流镜做M1、M2的有源负载；M5、M8构成电流镜提供恒流源；M8、M9为偏置电路提供偏置。M6、M7为二级放大电路，Cc为引入的米勒补偿电容。 其中主要技术指标与电路的电气参数及几何尺寸的关系：
转换速率：SR=I5 I I 第一级增益：I I1=?I I2 I II2+I II4=?2I I1 I5(I2+I3) 第二级增益：I I2=?I I6 I II6+I II7=?2I I6 I6(I6+I7) 单位增益带宽：GB=I I2 I I 输出级极点：I2=?I I6 I I 零点：I1=I I6 I I 正CMR：I II,III=I II?√5 I3 ?|I II3|(III)+I II1,III 负CMR：I II,III=√I5 I1+I II5,饱和 +I II1,III+I II 饱和电压：I II,饱和=√2I II I 功耗：I IIII=(I8+I5+I7)(I II+I II) 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路设计，掌握基本的IC设计技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行电路的模拟仿真。 五、实验内容 1、根据设计指标要求，针对CMOS两级共源运放结构，分析计算各器件尺寸。 2、电路的仿真与分析，重点进行直流工作点、交流AC和瞬态Trans分析，能熟练掌握各种分析的参数设置方法与仿真结果的查看方法。 3、电路性能的优化与器件参数调试，要求达到预定的技术指标。
《集成电路应用》课程实验实验二锁相环综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛
实验二锁相环综合实验 一、实验目的： 1.掌握锁相环的基本原理。 2.掌握锁相环外部元件的选择方法。 3.应用CD4046锁相环进行基本应用设计。 二、元件和仪器： 1.CD4046 2.函数信号发生器 3.示波器 4.电阻、电容若干 5.面包板 三、实验原理： 1.锁相环的基本原理。 锁相环最基本的结构如图所示。它由三个基本的部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。 锁相环工作原理图 鉴相器是个相位比较装置。它把输入信号Si(t)和压控振荡器的输出信号So(t)的相位进行比较，产生对应于两个信号相位差的误差电压Se(t)。 环路滤波器的作用是滤除误差电压Se(t)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。
压控振荡器受控制电压Sd(t)的控制，使压控振荡器的频率向输入信号的频率靠拢，直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果鉴相器输出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到稳定后，输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，这时环路就进入“锁定”状态。这就是锁相环工作的大致过程。 2.CD4046芯片的工作原理。 CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V －18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。 CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成,如下所示。 4046组成框图
电子科技大学 实验报告 二、实验项目名称：CMOS模拟集成电路设计与仿真 三、实验地点：211大楼606房间 四、实验学时：4 五、实验目的： （1）综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。 （2）学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证 六、实验原理： IC设计一般规则： ①根据用途要求，确定系统总体方案 ②根据电路的指标和工作条件，确定电路结构与类型，然后通过模拟计算， 决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。 ③根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足 这些参数的工艺参数、工艺流程和工艺条件。 ④按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一 定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。 ⑤生成PG带制作掩模版 ⑥工艺流片 ⑦测试，划片封装
实验模拟基于Cadence 平台的电路设计与仿真 七、实验内容： 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、设计一个运算放大器电路，要求其增益大于60dB, 相位裕度大于45o， 功耗小于10mW。 3、根据设计指标要求，选取、确定适合的电路结构，并进行计算分析。 4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans 分析、建立时间小信号特性和压摆率大信号分析，能熟练掌握各种分析的参数设置方法。 5、电路性能的优化与器件参数调试，要求达到预定的技术指标。 6、整理仿真数据与曲线图表，撰写并提交实验报告。 八、实验仪器与器材 （1）工作站或微机终端一台 （2）EDA仿真软件 1套 九、实验结果： 1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握Cadence EDA仿真环境的调用。 2、根据设计指标要求，设计出如下图所示的电路结构。并进行计算分析，确定其中各器件的参数。 4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans分析，能熟练掌握各种分 ①增益与频率之间的关系、相位裕度与频率之间关系图如下所示： ②输入、输出关系曲线 十、实验结果计算与分析： 从幅频特性曲线图像中可以读出，电路的增益A V=59dB略小于设计所要求的60dB；找出增益接近于0时候的截止频率为102.4MHz，对应到下方相频特性曲线图像中为-130o，则相位裕度为180o-130o=50o，
HUBEI NORMAL UNIVERSITY 电工电子实验报告 电路设计与仿真—Multisim 课程名称 逻辑门电路 实验名称 2009112030406 陈子明 学号姓名 电子信息工程 专业名称 物理与电子科学学院 所在院系 分数
实验逻辑门电路 一、实验目的 1、学习分析基本的逻辑门电路的工作原理； 2、学习各种常用时序电路的功能； 3、了解一些常用的集成芯片； 4、学会用仿真来验证各种数字电路的功能和设计自己的电路。 二、实验环境 Multisim 8 三、实验内容 1、与门电路 按图连接好电路，将开关分别掷向高低电平，组合出（0,0）（1，0）（0,1）（1，1）状态，通过电压表的示数，看到与门的输出状况，验证表中与门的功能： 结果：（0,0）
（0,1） （1,0） （1，1） 2、半加器 （1）输入/输出的真值表
输入输出 A B S(本位和（进位 数）0000 0110 1010 1101 半加器测试电路： 逻辑表达式：S= B+A=A B；=AB。 3、全加器 （1）输入输出的真值表 输入输出
A B (低位进 位S（本位 和） （进位 数） 0 0 0 0 0 00110 01010 01101 10010 10101 11001 11111（2）逻辑表达式：S=i-1；C i=AB+C i-1（A B） （3）全加器测试电路：
4、比较器 （1）真值表 A B Y1(A>B Y2(A Y3(A=B 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 （2）逻辑表达式： Y1=A;Y2=B;Y3=A B。 （3）搭接电路图，如图： 1位二进制数比较器测试电路与结果：
第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输入Y 被测电路DUT（Device Under Test）可作为一个已知功能的实体，测试依据原始输入x 和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。
集成电路设计综合实验 题目：集成电路设计综合实验 班级：微电子学1201 姓名： 学号：
集成电路设计综合实验报告 一、实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二、实验内容 1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 图1 1.1 查阅相关资料，反向提取给定电路模块，并且将其整理、合理布局。 1.2 建立自己的library和Schematic View（电路图如下图2所示）。 图2 1.3 进行仿真验证，并分析其所完成的逻辑功能（仿真波形如下图3所示）。
图3 由仿真波形分析其功能为D锁存器。 锁存器:对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。 只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。其中使能端A 加入CP信号，C为数据信号。输出控制信号为0时，锁存器的数据通过三态门进行输出。所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。锁存，就是把信号暂存以维持某种电平状态。 1.4 生成Symbol测试电路如下(图4所示) 图4
电子科技大学成都学院 课程结题报告 课程名称：集成电路应用设计实验报告姓名：乱弹的枇杷 学号：1240830XXX 院系：电子工程系 专业：电气工程及其自动化教师：XXX 2014年6月
数据选择器及其应用 一、实验器材（设备、元器件）: 1，数字、模拟实验装置（1台）； 2，数字电路实验板（1块）； 3，74LS00和74LS153芯片（各1片）。 二、实验内容及目的： 1，熟悉中规模集成电路数据选择器的逻辑功能； 2，了解数据选择器的应用； 3，熟悉了解用中规模集成电路设计逻辑电路的技巧。 三、实验步骤： 1、测试74LS153集成电路的逻辑功能 74LS153又名双四选一数据选择器，即其在一块集成芯片上有两个四选一数据选择器。其外引脚图与功能表如下图所示： 输入 输出 1A 0A S Y X X 1 0 0 0 0 0D 0 1 0 1D 1 0 0 2D 1 1 3D
将74LS153按下图所示电路图连接，将地址端1A 、0A ，使能端S 接逻辑电平开关，确定数据输入端0D ——3D 的状态，输出端Q 接逻辑电平显示；再改变地址端1A 、0A 的状态组合，观察Q 的输出变化，记录测试结果。 2，用74LS153设计一位全加器 ①根据全加器真值表，可写出和i S ，高位进位i C 的逻辑函数； ②1A 、2A 作为两输入变量，即加数和被加数A ，B ，0D ——3D 为第三个输入变量，即低位进位i C ；1Y 为全加器的和i S ，2Y 为全加器的高位进位i C ，则可令数据选 择器的输入为：1A =i A ，0A =i B ，01D =31D =i C ，11D =21D =1-i C ，02D =0，32D =1，12D =22D =1-i C ，1Y=i S ，2Y=i C ； ③以此连接再验证。 3，将74LS153扩展成一个八选一数据选择器 将74LS153的1A 、0A 作为地址端，将S 1和2S 作为连接作为选通端，将1Y 和2Y （1Y+2Y=Y ）利用74LS00（或门）作为输出端，这样就构成了一个八选一数据选择器，其输出端的状态与数据输入端31D 、21D 、11D 、01D 、32D 、22D 、12D 、02D 有关。
实验三组合逻辑电路(常用门电路、译码器和数据选择器) 一、实验目的 1．掌握组合逻辑电路的设计方法 2．了解组合逻辑电路的冒险现象与消除方法 3．熟悉常用门电路逻辑器件的使用方法 4．熟悉用门电路、74LS138和74LS151进行综合性设计的方法 二、实验原理及实验资料 （一）组合电路的一般设计方法 1．设计步骤 根据给出的实际逻辑问题，求出实现这一逻辑功能的最简单逻辑电路，这就是设计组合逻辑电路时要完成的工作。组合逻辑电路的一般设计步骤如图所示。 图组合逻辑电路的一般设计步骤 设计组合逻辑电路时，通常先将实际问题进行逻辑抽象，然后根据具体的设计任务要求列出真值表，再根据器件的类型将函数式进行化简或变换，最后画出逻辑电路图。 2. 组合电路的竞争与冒险（旧实验指导书P17～20） （二）常用组合逻辑器件 1．四二输入与非门74LS00 74LS00为双列直插14脚塑料封装，外部引脚排列和内部逻辑结构如图所示。它共有四个独立的二输入“与非”门，每个门的构造和逻辑功能相同。
2．二四输入与非门74LS20 74LS20为双列直插14脚塑料封装，外部引脚排列和内部逻辑结构如图所示。它共有两个独立的四输 入“与非”门，每个门的构造和逻辑功能相同。 图 74LS20引脚排列及内部逻辑结构 3．四二输入异或门74LS86 74LS86为双列直插14脚塑料封装，外部引脚排列和内部逻辑结构如图所示。它共有四个独立的二输 入“异或”门，每个门的构造和逻辑功能相同。 图 74LS86引脚排列及内部逻辑结构 3．3线－8线译码器74LS138 74LS138是集成3线－8线译码器，其功能表见表。它的输出表达式为 i A B i Y G G G m 122（i ＝0，1，…7；m i 是最小项），与基本门电路配合使用，它能够实现任何三变量的逻辑函数。74LS138为双列直插16脚塑料封装，外部引脚排列如图所示。 表 74LS138的功能表
《集成电路应用》课程实验实验一4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级：2015级 姓名：张桢 学号： 指导老师：许志猛
实验一4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、 反相器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示
CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示 8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道
]) 2)(()(ln[T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的 基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图：
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
实验一 基本逻辑门和逻辑电路 一、实验目的 1．掌握TTL 与非门、或非门和异或门的输入与输出之间的逻辑关系； 2．掌握组合逻辑电路的基本分析方法； 3．熟悉TTL 小规模数字集成电路的外型、引脚和使用方法； 4．初步掌握“TDS -4数字系统综合实验平台”和常规实验仪器的使用方法。 二、实验器件和设备 1．四2输入与非门74LS00 1片 2．四2输入或非门74LS28 1片 3．四2输入异或门74LS86 1片 4．三态输出的四总线缓冲器74LS125 1片 5．TDS-4数字系统综合实验平台 1台 6．万用表 1个 三、实验内容 1．按图1.1测试与非门、或非门和异或门的输入和输出的逻辑关系； 图1.1 基本逻辑门 A1 B1 Y1 0 0 1 0 1 1 1 0 1 1 1 111B A Y ?=的真值表 222B A Y +=的真值表 A2 B2 Y2 0 0 1 1 0 0 0 1 0 1 1
A3 B3 Y3 0 0 0 0 1 1 1 0 1 1 1 333B A Y ⊕=的真值表 2．测试并分析下图1.2逻辑电路的功能。 图1.2 组合逻辑电路 A B C F1 F2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 真值表 解：由逻辑电路图，可得 ()C B A B A F ?⊕??=1 ()C B A F ⊕⊕=2 化简得 BC AC AB F ++=1 由以上可知 1F 实现A 、B 、C 关于与和或的运算。 2F 实现异或门的运算。
集成电路设计 综合实验报告 学院：电气与控制工程学院 班级：微电子1001 姓名：*** 学号：10060801**
1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二、实验内容 1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出 其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC 验证。 2. 设计一个CMOS结构的二选一选择器。 （1）根据二选一选择器功能，分析其逻辑关系。 （2）根据其逻辑关系，构建CMOS结构的电路图。 （3）利用EDA工具画出其相应版图。 （4）利用几何设计规则文件进行在线DRC验证并修改版图。
通过反复对比版图可以提取出如下电路原理图 再分析可得到门级电路图 进行仿真，波形如下
功能分析 通过如上分析可知，该电路的功能是一个带使能端的D锁存器：A端为CLK输入端，低电平有效，B端为D信号端，C端为使能端，高电平有效，Y端为输出端。 再设计优化版图如下 MUX21设计 1.电路原理图如下
2.版图设计
3.仿真波形 四、心得体会 经过前几次的实习，我已经能很熟练的使用终端命令了，对于cadence的使用也更加熟练，大量快捷键的使用帮了我很大忙。这一次的反向提取还是很麻烦的，摸索了很长时间后，我们给栅加编号，从上到下，从左到右。然后分析两侧的源漏端，最后分析铜线连接，不断对比得到最后的电路原理图。版图的设计还是比较容易的，因为我们是对比原来的版图画的，但是在版图的绘制过程之中还是要细心，注意工艺的最小线宽或者最小的距离的要求。由于刚开始没注意，我们又反复调整了很多次 通过这一次的实验，让我基本掌握了Cadence软件的使用，原理图的绘制及仿真；版图绘制的基本步骤，在绘制过程中应该注意的工艺要求，以及DRC验证的方法。