一位全加器的实现

实验一 基于原理图输入法的1位二进制全加器的设计

一、实验目的

1、学习、掌握QuartusⅡ开发平台的基本使用。

2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。

3、学习EDA-V型实验系统的基本使用方法。

二、实验内容

1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。

2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。如有输入错误，修改后再进行编译。

4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。

5、创建1位二进制半加器的的元件图形符号。

6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。

7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。

8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。 三、实验预习要求

1、学习、掌握QuartusⅡ的基本使用，学习本EDA-V实验开发系统。

2、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图。

3、根据1位二进制半加器、1位二进制全加器的工作原理，设计并画出它们的输入、输出的理论工作波形。

4、初步制定全加器的引脚锁定。

四、实验要求

1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程，及它们的输入、输出的理论工作波形。

2、根据实验内容，详细写出实验的各个步骤，方法。

3、记录实验现象或波形，并与理论值比较、分析。（如仿真波形与理论工作波形的比较分析，硬件测试与理论真值表的比较分析）。

Verilog 加法

1. 简介

Verilog 是一种硬件描述语言，用于描述数字电路和系统。在数字电路中，加法是最基本和常见的运算之一。本文将介绍如何使用 Verilog 实现加法器。

2. 加法器的原理

加法器是一种用于执行二进制加法运算的电路。它通常由多个全加器组成。全加器是一个三输入、两输出的电路，它接收两个输入和一个进位输入，并产生一个和输出和一个进位输出。

全加器的真值表如下：

A B Cin Sum Cout

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

通过将多个全加器连接在一起，可以实现任意位数的加法器。

3. 一位全加器的 Verilog 实现

下面是一个使用 Verilog 描述的一位全加器的例子：

module full_adder (

input A,

input B,

input Cin,

output Sum,

output Cout

);

assign Sum = A ^ B ^ Cin;

assign Cout = (A & B) | (Cin & (A ^ B));

endmodule

这个模块有三个输入（A、B 和 Cin）和两个输出（Sum 和 Cout）。使用 assign

语句可以直接将逻辑表达式赋值给输出。

4. N 位加法器的 Verilog 实现

通过将多个全加器连接在一起，可以实现任意位数的加法器。下面是一个使用

Verilog 描述的 N 位加法器的例子：

module n_bit_adder (

input [N-1:0] A,

input [N-1:0] B,

input Cin,

output [N-1:0] Sum,

output Cout

全加器实验原理

全加器是电子数字电路中的一种重要电路，用于对两个二进制数进行加法运算。全加器由两个输入和一个进位输入组成，输出为一个和位和一个进位输出。

全加器的输入包括两个二进制数位和一个进位输入。其中，两个二进制数位分别代表被加数和加数的对应位，进位输入表示上一位的进位值。全加器的输出有两个部分：和位输出和进位输出。

和位输出即为对两个二进制数位和进位输入进行加法运算的结果，它由两个输入进行异或运算得到。异或运算的规则是：当输入的两个二进制数字相同时，结果为0；当输入的两个二进制数字不同时，结果为1。和位输出的作用是表示对应位相加后的结果。

进位输出则表示相加时的进位情况，由两个输入和进位输入进行与运算得到。与运算的规则是：当输入的两个二进制数字都为1时，结果为1；其他情况下，结果为0。进位输出的作用是传递进位信号，以便进行下一位的运算。

全加器由逻辑门组成，通常使用门电路实现。常见的实现方式是使用异或门、与门和或门组合而成。通过适当的电路连接，可以实现一个全加器的功能。

全加器的实验原理是基于二进制加法的原理。在二进制加法中，相加的两个二进制数位及上一位的进位共同决定了该位的和位和进位输出。全加器通过逻辑门的组合，实现了这一原理。

通过实验可以验证全加器的原理和功能。实验中，可以利用开关代表二进制数位和进位输入，通过观察和位和进位的输出情况，验证全加器的正确性。实验还可以通过改变输入和观察输出的变化，进一步了解全加器的工作原理和逻辑操作。

实验五 全加器的设计及应用

一、实验目的

（1）进一步加深组和电路的设计方法。

（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。

（3）掌握用数据选择器和译码器设计全加器的方法。

二、预习要求

（1）根据表5-1利用与非门设计半加器电路。

（2）根据表5-2利用异或门及与非门设计全加器电路。

三、实验器材

（1）实验仪器：数字电路实验箱、万用表；

（2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；

四、实验原理

1.半加器及全加器

电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。

（1）半加器

只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。框图如图5-1所示。一位半加器的真值表如表5-1所示。

表5-1 半加器真值表

iA iB iC iS iC

0 0 0

0 1 0

1 0 0

1 1 0 0 0

1 0

1 0

0 0

1位半加器SCiAiBi和数向高位进位加数被加数

图5-1 半加器框图

由真值表写逻辑表达式：

iiiiiiiiiiBACBABABAS''

画出逻辑图，如图5-2所示：

（a）逻辑图 （b）逻辑符号

图5-2 半加器

（2）全加器

能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。根据求和结果给出该位的进位信号。即一位全加器有3个输入端：iA（被加数）、iB（加数）、1iC（低位向本位的进位）；2个输出端：iS（和数）、iC（向高位的进位）。

下面给出了用基本门电路实现全加器的设计过程。