本科生实验报告
实验课程可编程ASIC技术及应用
学院名称信息科学与技术学院
专业名称信息工程
学生姓名曲润泽
学生学号201313010418
指导教师余小平
实验地点5721
实验成绩
二〇一六年四月二〇一六年五月
多路选择器
一、实验目的
学会使用VHDL语言并熟悉。
学会MAX+plusII或Quartus II的使用。
学会在软件使用图形和文本输入。
二、实验工具
MAX+plus II或Quartus II
三、实验步骤
（一）图形输入
1、打开Quartus II，新建一个Graphic Editor file，出现图形输入框。
2、双击鼠标左键，找到所需逻辑器件及输入输出。按照图（一）所示链接线路并保存。
图（一）
3、新建waveform Editor file，并设置a，b为不同周期的时钟，s随意在不同时刻设置为高低电平并保存，注意与上面的.gdf文件名相同。
4、运行仿真，得如下仿真图。
（二）文本输入
1、打开Quartus II新建打开VHDL界面，输入程序，并保存名为mux21a.vhdl，程序如下：
2、编译。
3、新建波形文件，将上述描述语言进行波形仿真，如下。
4、得结构图如下。
半加器
一、实验目的
1.熟悉Quartus Ⅱ软件的使用方法及文本设计全过程；
2.练习半加器的VHDL程序设计以及功能仿真。
二、实验原理
1.示意框图
2.程序代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY halfadd IS
PORT(a,b:IN BIT;
so,co:OUT BIT);
END halfadd;
ARCHITECTURE a OF halfadd IS
BEGIN
PROCESS(a,b)
BEGIN
so<=NOT(a XOR (NOT b)) AFTER 10ns;
co<= a AND b AFTER 10ns;
END PROCESS;
END a
3.真值表
三、实验步骤
1.新建一个文件夹，取名为h_adder；
2.输入源程序。打开Quartus II,选择File--->New命令。在窗口中Design Files
栏中选着文件的语言类型，这里选择VHDL File选项；
3.文件存盘。选择File--->Save As命令，找到已设立的文件夹，存盘文件
名应该与实体名一致；
4.创建工程，打开并建立新工程。选择File>New Project Wizard命令；
5.将设立文件夹加入工程
6.编译。选择Processing--->Start compilation命令，启动全程编译，若编译
成功者可进行仿真测试；
7.打开波形编辑器。选择File--->New命令，在New窗口中选择Vector
Wavefore File选项；
8.设置仿真区域，并进行文件存盘；
9.将工程的端口信号节点选入波形编辑器中。选择View--->Utility
Windows--->Node Finder命令Filter下拉列表框中选择“Pins:all”，单击
List按钮。将节点拖到波形编辑器中窗口；
10.设置激励信号波形，进行波形文件存盘；
11.启动仿真器。选择Processing--->Start Simulation命令，启动仿真；
12.观察仿真结果；
13.综合所生成的电路图。选择Tools--->Netlist Viewers命令，在出现的下拉
菜单中有3个选项，选择RTL Viewer。
四、实验结果
系统时序仿真情况
五、实验心得
通过本次实验的学习，并在老师和同学帮助下，我学会了一些VHDL程序的编写方法，并完成Quartus设计文本输入，基本掌握会对半加器进行功能仿真，并生成RTL电路图。但是自己觉得还远远不够，以后要加倍努力学习，熟悉使用这个软件，达到自己灵活运用的目的。希望以后多了解一些数字电路设计的一些基本知识，为以后更好的学习和设计电路打下了坚实的基础。
全加器
一、实验目的
1.掌握全加器的工作原理和逻辑功能；
2.掌握EDA的设计过程；
3.初步掌握该实验的软件仿真过程。
二、实验原理
1.示意框图
2.程序代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY fulladd IS
PORT(i1,i2,c_in:IN BIT;
fs,c_out:OUT BIT);
END fulladd ;
ARCHITECTURE a OF fulladd IS
SIGNAL temp_s,temp_c1,temp_c2:BIT;
COMPONENT halfadd
PORT(a,b:IN BIT;
so,co:OUT BIT);
END COMPONENT;
COMPONENT orgate
PORT(a1,b1:IN BIT;
o:OUT BIT);
END COMPONENT;
BEGIN
U0:halfadd PORT MAP(i1,i2,temp_s,temp_c1);
U1:halfadd PORT MAP(temp_s,c_in,fs,temp_c2);
U2:halfadd PORT MAP(temp_c1,temp_c2,c_out);
END a;
3.真值表
三、实验步骤
1.在C盘新建一个文件夹，用于存放工程；
2.打开Quartus，新建工程；
3.然后选择新建VHDL文件，命名为h_adder；
4.在VHDL编辑窗口中输入实验程序后，进行编译、仿真。
