MODELSIM使用常见问题及解决办法

压力根据阀 1 的阀芯面积设定，弹簧力/阀芯面积=14bar,由于负载接近于 0， 所以阀 1 右端的力剩下弹簧力，产生的压力为 14bar,此压力与泵的出口压力
相平衡，阀 1 的阀芯右移，系统处在低压小流量下工作（补偿泵的泄漏所需 要的流量）;
18. 问 题
想这个出来的曲线似的，我不要这个曲线了，我想把坐标系留下，把试验数 据导进去，这样可以吗 答 方法 1：用 table editor 编辑 案 方法 2：在 matlab 了里面画图，设置横纵坐标范围 19. 问 题
案
17. 问 题
当阀 5 关死，即负载停止工作，泵出口压力仅需为阀 1 弹簧设置压力，一般
只有 14bar 左右，流量接近为零。阀关死时的低压低流量状态时怎么实现的 呢
答
最小流量有限制; 通过阀 2 来实现的, 手动调节弹簧，可以设定最大工
案 作压力, 这种情况可能是在负载压力接近 0 的时候实现的，阀 1 弹簧的设定
案 simulink 作为求解器 不用 Amesim 的求解器 就选 simulink
2. 问 题
如何在同一次仿真中绘制出这样的图，压力 PB 取不同的参数，然 后得出控制压力和流量的关系
答 A：批处理 batch parameters，第三部时打开 setting，然后选择 案 batch parameters，出现这个界面，选择要输入的信号变量，拖
pressure。 Expression 改为 A2-A1 或 A1-A2 这要看你的需要了。
这时就可以先画流量和时间图，然后打开 Plot manager 展开曲线
的 X 和 Y，直接把 post processing 中的 differential pressure

NIOS II常遇问题以及解决方法前段时间接触NIOS II开发中遇到一些问题，记录下来供备忘。

首先，我使用的开发板是黑金动力的飓风四代（FPGA - EP4CE15F17C8N）操作系统是win8-32bit，提几点初学时的心得和体会：1、视频演示用的是win7-64bit，视频教程中提到了部分32位系统和64位系统的一些区别；在Quartus 11.0 sp1 / Modelsim SE 10.0c使用中，目前没有发现相关的问题，但是在论坛上查找资料时，发现有人提出使用64位系统开发NIOS II会遇到一些诡异的问题，这点在配套教程中没有描述。

关于具体事宜，我也没有遇到，也不会关注。

2、教程申明了必须使用Administrator账户。

说到这个问题，必须要提到操作系统版本的问题，以win7为例，分为家庭普通版、家庭高级版、专业版、旗舰版，不同的版本通过设置，能够拿到的最高权限是不同的，越靠后的能够得到的权限或者功能就越多，如果读者遇到一些权限问题，可考虑下是否是因为操作系统版本的问题。

另外，因为种种原因决定使用了非Administrator账户做开发，也是可以的，需要将对应的账户提升到完全的Administrator权限（不仅仅是属于Administrator组就够了），我之前在win8上非Administrator账户是使用Quartus 和Modelsim没有问题。

3、在软件安装路径问题中，视频教程中来了句“使用默认的安装地址，不然可能会出现问题”（非原话，大体意思如上），在这点上就显得极其不负责任了。

很多人C盘空间并不充裕，无法将这几套软件安装在C盘——那么就是需要更改安装路径了，而该软件的安装路径中不得有中文、空格等，只要注意这些问题，更改安装路径是没问题的。

4、使用NIOS II时，win8下一直编译不成功，最后忍痛换成win7（32位专业版），问题就可以解决。

现在回头想想，有可能是win8系统本身的问题；有可能是我本身额外安装了cygwin，和Quartus配套的cygwin工具冲突了也很有可能，当时换系统前应该先卸载掉cygwin试试的；也有可能是非Administrator账户导致的；NIOS II开发问题集锦---------------------------------------------------------------------------------------- 问题1：如何使用Nios II Software Tools for Eclipse导入已有工程？解答：File>Import>General>Exsiting Projects into Workspace各位同学可不要小看这个步骤，这个步骤将指定路径所有的Eclipse工程（当然包括Nios II工程）全部找出来。

仿真中遇到的问题及解决方法《仿真中遇到的问题及解决方法》在进行仿真工作时，难免会遇到各种各样的问题。

这些问题可能来自于仿真软件本身的限制，也可能来自于我们对仿真工作的理解不够深入。

针对这些问题，我们需要及时找到解决方法，以保证仿真工作的顺利进行。

本文将就仿真中常见的问题及其解决方法进行探讨。

1. 起因分析在进行仿真工作时，我们可能会遇到仿真模型不收敛、仿真结果不稳定、仿真时间过长等问题。

这些问题可能源于仿真模型本身的复杂性，也可能源于仿真软件的设置不当。

为了及时解决这些问题，我们需要从问题的起因进行分析。

1.1 仿真模型不收敛仿真模型不收敛是仿真工作中常见的问题之一。

当我们对某个系统进行仿真时，如果模型不收敛，就意味着我们无法得到有效的仿真结果。

这可能是因为模型中存在着过多的非线性元素，或者仿真软件的收敛条件设置不当。

解决方法：我们可以尝试简化模型，去除一些不必要的非线性元素，或者对模型进行优化。

我们可以调整仿真软件的收敛条件，增加迭代次数或调整收敛阈值，以尝试解决收敛问题。

1.2 仿真结果不稳定有时候，我们可能会发现仿真结果不稳定，即使在相同的输入条件下，仿真结果也会有较大的波动。

这可能是因为系统本身存在着不稳定性，或者仿真软件的数值计算精度不够高所导致。

解决方法：针对仿真结果不稳定的问题，我们可以尝试对系统进行稳定性分析，找出系统不稳定的原因所在，并对系统进行改进。

另外，我们还可以通过提高仿真软件的数值计算精度，或者调整相关参数来提高仿真结果的稳定性。

1.3 仿真时间过长在进行大型系统的仿真工作时，常常会遇到仿真时间过长的问题。

这可能是因为系统的复杂性导致仿真计算量过大，或者仿真软件的计算效率不高导致的。

解决方法：针对仿真时间过长的问题，我们可以尝试对系统进行分解，将复杂系统分解为若干子系统进行仿真，以减少计算量。

另外，我们还可以尝试优化仿真软件的计算设置，提高计算效率，从而缩短仿真时间。

2. 解决方法的选择在面对各种仿真问题时，我们需要灵活运用各种解决方法，以便快速解决问题将仿真工作进行下去。

⼀种动态调整RGMII接⼝时序的⽅法掌握FPGA技能，从点滴做起。

在调试FPGA板⼦的过程中，常遇到的BUG分为两类，⼀类是功能性的，仿真⼀下就能查到原因，并且这类问题往往是确定性的，也容易重现和解决；另⼀类就是时序问题，时序问题是由于电路设计的不合理导致（⽐如⽤软件的思想去写电路），这类BUG每次重现的现象往往都不⼀样，⽐如没有进⾏跨时钟域处理等问题，⽽接⼝上的时序问题往往最为常见。

本⽂以Xilinx开发板上常见的FMC扩展接⼝为例说明⼀种时序问题的处理⽅法。

背景在调试的FPGA板⼦的过程中，常遇到的BUG分为两类，功能性BUG和时序BUG。

第⼀种是功能性的，仿真⼀下就能查到原因，并且这类问题往往是确定性的，也容易重现和解决，⽐如本公众号之前介绍的搭建仿真环境的⼀些⽅法：Modelsim的安装与使⽤，⽤Modelsim 独⽴仿真带Vivado IP核的仿真⼯程，如何⽤ModelSim 独⽴仿真ISE的仿真⼯程。

这类问题中稍微有难度的就是仿真环境不容易重现的，或者需要跑很长时间仿真才能重现的，这⼀类问题本公众号之前介绍过⼀种解决⽅案，详见：Vivado进⾏FPGA调试“犯罪现场”，在仿真环境中重现⽅法；另⼀种就是时序问题，时序问题是由于电路结构设计的不合理导致（⽐如⽤软件的思想去写电路，这就必须养成良好的硬件语⾔代码规范习惯，详见：⼲货！Verilog HDL初设计注意事项，Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？），这类BUG每次出现的现象往往都不⼀样，⽐如跨时钟域引起的不稳定等问题（解决办法参见：跨时钟域信号的处理⽅法）。

时序问题中往往以接⼝上的时序问题最为常见。

⽽接⼝上的时序问题也经常分为两种，⼀种是驱动能⼒问题，另⼀种是时延问题。

驱动能⼒的问题也经常遇见，⽐如做AFDX或者TTE等双冗余可靠的⽹络是，常常需要⼀个对RGMII的⽹⼝进⾏冗余备份。

这是如果直接采⽤连线的⽅式把⼀个⽹⼝的信号同时⼜连到另外⼀个⽹⼝上，这是常见的问题是⼀个⽹⼝可以稳定的收发数据，另⼀个⽹⼝则会出现不稳定的状态，⽐如⽆法正常收发数据或者丢帧等。