J CP
K S D
R D
Q Q
S D R D
D CP Q Q 43121556423156实验三：基本门电路及触发器
实 验 室： 实验台号： 日 期：
专业班级： 姓 名： 学 号：
一、 实验目的
1.了解TTL 门电路的原理，性能好使用方法，验证基本门电路逻辑功能。
2.掌握门电路的设计方法。
3.验证J-K 触发器的逻辑功能。
4.掌握触发器转换的设计方法。 二、实验内容
（一）验证以下门电路的逻辑关系
1. 用与非门（00）实现与门逻辑关系：F=AB
2. 异或门（86）：
(二):门电路的设计(二选一)
1.用74LS00和74LS86 设计半加器.
2.用TTL 与非门设计一个三人表决电路。
A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。
（三）验证JK 触发器的逻辑关系
1．J-K 触发器置位端、复位端及功能测试。
图3-1 JK 触发器(74LS112)和D 触发器(74LS74)
2、设计J-K 触发器转化成D 触发器的电路
利用与非门和J-K 触发器设计并测试逻辑功能。
B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+='
n
n n B A C ='
&A B &F
三、实验原理图
图3-2与门电路 图3-3异或门电路
图3-4半加器
四、实验结果及数据处理
1． 直接在实验原理图上标记芯片的引脚。
2． 写出实验结果。
（1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。）
输入 与门 异或门
A B F U o （V ） F
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
（2）半加器实验结果
(3) 表决电路结果
A n
B n n S '
n
C ' 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B C F 0 0 0 0 0 1 0 1 0 0 1 1 =1A
B F
（4）表决电路图（可以拍照图）：（5）J-K触发器的功能测试
输入端输出原态输出次态D
R
-
D
S
-J K Q
n
Q n+1
0 1 *** 1
1 0 ***0
1 1 0 0 0 0
1 1 0 1 0 0
1 1 1 0 0 1
1 1 1 1 0 1
1 1 0 0 1 1
1 1 0 1 1 0
1 1 1 0 1 1
1 1 1 1 1 0
（6）设计J-K触发器转化成D触发器的电路（可以拍照图），验证电路的正确性。
1 0 0
1 0 1
1 1 0
1 1 1
五、思考题
1．实验用的与非门和或门中不用的输入端如何处理
答: 与非门：（1）可直接接Vcc；（2）可以通过一个用用的电阻接Vcc；（3）将不用的输入端与使用端并联.。
或非门：（1）接地；（2）接到不使用的与门输入端
2．如果与非门的一个输入端接时钟，其余输入端应是什么状态时才允许脉冲通过
答:其余输入端应处于高电平状态，置1。
3．J-K触发器Q n=0时，如果时钟脉冲CP到来后，触发器处于“1”态，J-K两端应预先分别是什么状态
答: J处于1态，K处于0态。或JK均处于1态。
4．J-K触发器与D触发器的触发边沿有何不同
答:J-K触发器为下降沿触发，D触发器为上升沿触发。
