2002清华-低压触发可控硅结构在静电保护电路中的应用

收稿日期:2001212216;　定稿日期:2002201223文章编号:100423365(2002)0620449204

低压触发可控硅结构在静电保护电路中的应用

曾　莹,李瑞伟(清华大学　微电子学研究所,北京　100084)　

摘　要:　对LVTSCR(LowVoltageTriggeredSiliconControlledRectifier)结构在深亚微米集成电路中的抗静电特性进行了研究。实验结果表明,LVTSCR结构的参数,如NMOS管沟道长度、P2

N扩散区间距和栅极连接方式等,都对LVTSCR结构的静电保护性能有影响。利用优化的

LVTSCR结构,获得了6000V以上的ESD失效电压。关键词:　静电保护;低压触发可控硅;深亚微米IC;CMOS工艺

中图分类号:　TN432文献标识码:　A　

ApplicationofLow-VoltageTriggeredSiliconControlledRectifier

inESDProtectionCircuits

ZENGYing,LIRui2wei(TheInstituteofMicroelectronics,TsinghuaUniversity,Beijing100084,P1R1China)　

Abstract:　Thelowvoltagetriggeredsiliconcontrolledrectifier(LVTSCR)indeepsub2micronICisaveryef2fectiveESDprotectiondevice.Thestructuralparameter,suchaschannellengthofMOSFET,distancebetweenp2ndiffusion,andgateconnectionstructure,areprovedtohaveeffectontheESDperformanceofLVTSCRstructure1AnESDfailurevoltageabove6000VisobtainedbyoptimizingtheLVTSCRstructure.Keywords:　ESDprotection;Lowvoltagetriggeredsiliconcontrolledrectifier(LVTSCR);Deepsub2micronIC;CMOSprocessEEACC:　2570D　

1　引　言

自从20世纪60年代以来,静电放电(Electro2staticDischarge,ESD)现象对MOS集成电路的危害性已得到了越来越多的关注。直到今天,MOS集成电路的抗ESD能力仍然是电路设计者重点考虑的一个因素。随着超大规模集成电路技术进入深亚微米阶段,MOS电路的栅氧化层厚度已小于10nm,PN结结深也浅到0115Λm或更小,因此更容易遭受ESD现象造成的器件损伤和潜在失效。对深亚微米MOS电路的ESD保护技术进行研究,开发面积小、抗静电能力强的ESD保护结构,已成为一个迫切的需要。在各种ESD保护结构中,低电压触发的SCR(SiliconControlledRectifier)结构,即LVTSCR结构,被认为是比较适合深亚微米集成电路的。这主要是因为LVTSCR结构的面积比较小,触发电压低,以及单位长度内可以承受的放电电流值比较高的缘故。本文针对LVTSCR结构在深亚微米CMOS集成电路中的应用进行了分析,重点在于探讨

LVTSCR的结构参数对于其ESD保护水平的影响,得到一些定量的关系。当然,由于ESD保护结构的保护水平是和具体的工艺条件密切相关的,因此,本文中提出的LVTSCR结构在用于其它工艺条件时,其性能可能会出现偏差。

2　SCR结构和LVSCR结构的ESD

保护机理

图1是一个SCR结构的示意图。其中,PNP管第32卷第6期2002年12月微电子学MicroelectronicsVol132,№6Dec12002是由P+区(PMOS管的源漏区)、N阱区和P衬底组成的;而NPN管则是由N+区(NMOS管的源漏区)、P衬底和N阱区组成的。P衬底和N阱的电阻在SCR结构中也起着重要的作用。

图1　CMOS电路中的SCR结构及其电路示意图

在电路正常工作条件下,由于N阱2P衬底之间

的PN结反向偏置(为3V或5V),这个SCR结构是不开启的。也就是说,Vss和Vcc之间只存在PN结的反向漏电流。因此,它不会影响电路的正常工作。但是,在ESD放电条件下,SCR结构的工作状

态会发生很大改变。第一种ESD放电情况是,Vss端电位相对于Vcc端是正的。这时,由于N阱和P衬底之间的PN结是正向偏置,因此,会有放电电流从P衬底流向N阱。由于正向导通的PN结具有很好的电流泄放能力,且导通电压一般小于1V,因此可以起到很好的

ESD保护作用。第二种ESD放电情况和第一种正好相反,Vss端电位相对于Vcc端是负的。在这种情况下,由于ESD放电电压很高,超过N阱和P衬底之间的PN结的击穿电压,因此,一旦发生PN结的击穿,就有雪崩击穿电流从这个PN结流过。电流流经衬底电阻

Rpsub和阱电阻Rnw时,在两个电阻的两端建立起电位

差。这个电位差的建立使得SCR结构中寄生的

NPN管和PNP管的基极和发射极结都处于正向偏置状态,进而使SCR结构发生正反馈现象,电流值急剧增加,从而有效地泄放ESD放电电流,保护其

它的电路。图1中的SCR结构实际上并不适合深亚微米集成电路。这主要是因为,在Vss端电位相对于Vcc端是负的ESD情形下,SCR的触发电压是N阱2P衬

底的PN结反向击穿电压,这个电压值通常在20V以上。对于深亚微米集成电路中的栅氧化层(厚度小

于10nm)来说,这个电压下的栅氧化层早就被击穿了,因此,图1中的SCR结构不能有效地保护内部电路。

可以看出,LVTSCR结构与普通的SCR结构相比,多加入了一个薄栅氧化层的NMOS管,这个

MOS管采用的栅氧厚度与内部电路相同。在Vss端

电位相对于Vcc端是负的ESD情形下,与图1中靠

N阱2P衬底的PN结反向击穿来触发SCR结构的

导通不一样,图2中的LVTSCR结构的导通触发,是靠附加的NMOS管的穿通来实现的。通过选择不

同的NMOS管栅长,可以控制LVTSCR结构的触

发电压;当NMOS管栅长选择合适时,可以实现10

V以下的触发电压,从而有效地保护内部电路的栅

氧化层。

为提高SCR结构的抗静电能力,提出了一种新

的低电压触发的SCR结构,称为LVTSCR(Low

VoltageTriggeredSCR)结构,如图2所示。

图2　LVTSCR结构示意图

一个有效的ESD保护结构必须满足下面三个方面的要求:1)触发电压足够低,可以保护内部电路的栅氧化层,尤其是当ESD结构用于电路输入端时;2)在电路正常工作状态下,ESD保护结构的输入阻抗必须足够高,以避免对内部电路的性能产生影响;3)在静电放电的情形下,ESD保护结构的阻抗要足够低,以保证ESD瞬时大电流的泄放,并确保ESD保护结构本身不受大电流的损伤。在下面的实验中,我们将讨论LVTSCR结构的参数对其ESD保护性能的影响。

3　实验电路的制作过程和测试条件

本次实验设计了不同参数结构的LVTSCR电路,并在清华大学微电子学研究所工艺线上利用双阱0135～015ΛmCMOS工艺制作成功。主要的工艺参数指标为:1)衬底采用125mm,P(100)15～208・cm硅片;2)N阱结深为115Λm左右;3)N+扩

散区结深约为0115Λm,P+扩散区结深为0125Λm。制作好的样品采用Keithley4200SC、GH4821等测试仪器进行I2V特性测试。ESD模拟测试则采用清华大学微电子学研究所自行设计制作的基于人体模型(HBM)的ESD模拟发生器。　450曾　莹等:低压触发可控硅结构在静电保护电路中的应用2002年　4　实验测试数据与分析

411　触发电压首先,影响LVTSCR结构的ESD保护性能的关键之一在于它的触发电压Vg。图3(a)示出一个典型的LVTSCR结构的I2V特性,图中的Vg就是该结构的触发电压;图3(b)、(c)、(d)分别是不同沟道长度、不同P+2N+扩散区间距(图2中的A)和不同

　图3　LVTSCR结构的I2V特性和不同结构参数对触发电压的影响栅极连接方式下的触发电压的比较。 可以看出,随着沟道长度的缩短,LVTSCR结

构的触发电压也降低了,这显然和短沟道NMOS管具有更低的穿通电压有关。通常,LVTSCR结构中使用的NMOS管的沟道长度与内部电路中的最短沟长相似或稍大一些。但是,当LVTSCR结构应用

于输出端时,要注意保证LVTSCR结构中的MOS管沟长比输出MOS管的沟长小,从而保证MOS管的穿通首先发生在LVTSCR结构,而不是输出管上,这样才能起到有效的保护作用。

NMOS管的栅极处于浮空状态下与栅极2源极短接的情形相比,LVTSCR结构的触发电压也比较低。当然,触发电压不能选取低于电源电压的值,否则,LVTSCR结构会影响内部电路的正常工作。

412　LVTSCR结构在正常工作状态下的阻抗为避免LVTSCR结构对内部电路正常性能的影响,要注意在电源电压下,LVTSCR结构的阻抗应足够高,即电流尽可能小。图4为各种结构的LVTSCR结构在Vcc-Vss电压差为5V和3V时的漏电流。可以看出,基本上都能满足实用的需要。当然,随着LVTSCR结构中

PN结面积的增加,漏电流的值也会相应有所增加。

图4　不同LVTSCR结构的漏电流

由于PN结是漏电流的主要来源,因此

LVTSCR结构的漏电流主要取决于工艺水平的高低。不同的工艺制作出来的LVTSCR的漏电流可能会有很大差别,因此,工艺控制对LVTSCR结构的影响也是很大的。为减小漏电流,实验中,在N+区接触孔区增加了一次孔注,使孔下方的N+区结构保持完整,从而可以大大降低漏电的风险。实验结果表明,孔注的增加可以使漏电水平下降。

413　ESD失效电压的测试图5为LVTSCR结构的模拟ESD失效电压,鉴于模拟器的限制,6000V为本次实验所能得到的最高ESD模拟电压。可以看到,尽管测试结构的

ESD失效电压有一定的分散性,但这几种LVTSCR　第6期曾　莹等:低压触发可控硅结构在静电保护电路中的应用451　结构的ESD失效电压基本上都超过了4000V;而

且,结构4(其P+面积为30Λm×80Λm,NMOS管

宽长比为80󰃗016Λm)的ESD失效电压超过了6000V。这说明LVTSCR结构本身泄放瞬时大电流的能力是很强的。

图5　不同SCR结构的ESD失效电压分布

5　结束语

根据本次实验的结果,可以看到,LVTSCR结

构应用于深亚微米集成电路时,要根据对其触发电

压的要求来选择NMOS管的沟长,使其能有效保护

栅氧化层。其次,LVTSCR结构本身对ESD的承受

能力主要取决于其对瞬时大电流的泄放,适当增加

面积以及P2N扩散区的间距,可以进一步改善ESD失效电压。

利用本次实验结果,我们成功地将面积只有

6000mm2的LVTSCR结构应用于深亚微米工艺制

作的分频器电路中,其ESD失效电压超过6000V,获得了良好的效果。

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