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电工实验二数字钟南理工

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. . 电工电子综合实验（2）

多功能数字钟设计

： 学号： 专业：电气工程及其自动化 时间：2017年9月 .

. 目 录 一．设计容简介 ·3 二．实验要求 ·3 三．实验原理 ·4 四．电路设计原理及其电路图 ·5 1.分频电路 ·5 2.计时电路 ·6 3.清零电路··8 4.校分电路 ·9 5.报时电路··10 五．遇到问题及解决办法··11 六．实验体会··12 七．附录 ·12 1.工具及器件清单 ·12 2各元件的引脚图及功能表 ·14 3总电路逻辑图 ·18 4.参考文献 ·19 .

. 一． 设计容简介 本实验采用中小规模集成电路设计一个由脉冲发生电路，计时电路，译码显示电路，和控制电路(包括清零电路，校分电路，和报时电路)等四部分组成的数字计时器。

二． 实验要求 1、设计一个脉冲发生电路，为计时器提供脉冲、为报时电路提供驱动蜂鸣器的脉冲信号； 2、设计计时电路，完成 0分00秒—9分59秒计时功能； 3、设计清零电路，具有开机自动清零功能，并且在任何时候，按动清零开关，可以进行计时器清零； 4、设计校分电路，在任何时候，拨动校分开关，可进行快速校分； 5、设计报时电路，使数字计时器从9分53 秒开始报时，每隔两秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1KHZ），9分59秒发高音（频率2KHZ）； 6、系统级联调试，将以上电路进行级联完成计时器的. . 所有功能；

三．实验原理 数字计时器由脉冲发生电路、计时电路、译码显示电路、校分电路、清零电路和报时电路这几部分组成。其原理框图如下：

显示器秒十位译秒十位计数显示器秒个位译秒个位计数校分二分频显示器分个位译秒十位计数分个位计数

清零

报时振荡器

进位

数字计时器以一个标准频率（1Hz）进行计数。为了其准确并且稳定，实验使用了石英晶体振荡器构成脉冲发生电路。为了使电路更加简单，使用CC4518的对计时器的秒的个位和分的十位进行计数，用74LS161构成模六（六进制）计数器实现对秒的十位进行计数。利用计数器的异步清零端，通. . 过简单的电路使电路具有开机清零功能和随时清零功能。利用校分电路，校正分时刻的数字，并先于蜂鸣电路来节省时间。同时增加电台报时功能。

四．电路设计原理及电路图 1.分频电路

秒信号发生器提供计时电路的时钟并为报时电路提供驱动信号。为提供较为精确的秒脉冲信号，采用32768Hz的石英晶体多谐振荡器作为脉冲信号源。分频器CD4060最高可实现214分频，即最低频率端Q14的脉冲信号频率为2Hz，因此增加一个D触发器实现的倍频器来产生1Hz的秒脉冲信号。将D触发器的Q端与D端扭接在一起实现倍频器，则Q端的输出信号即为1Hz的秒脉冲信号。报时电路所需要的1KHz，2 KHz的脉冲信号由4060的管脚Q4和管脚Q5提供。 所用器件：32768Hz晶体管、22MΩ电阻、20PF电容、10 PF. . 电容、4060、74LS74。

2.计时电路

该电路是本实验基础电路中的关键电路，由分计数器秒十位计数器、秒个位计数器构成。分计数器和秒十位计数器直接用CD4518BCD码计数器实现十进制计数功能；秒十位计数器为六进制计数器，将74LS161做成一个从0000～0101的模六计数器实现。连接时，秒脉冲电路产生的秒脉. . 冲信号送入秒个位计数器（CD4518A）的EN端，秒个位单元中的输出1Q4通过一非门接入74LS161的时钟端作为时钟信号完成个位与十位的级联（接非门是因为161的~CLK是上升沿触发，而1Q4在9~0的跳变时是下降沿 “1001”——“0000”）。做秒十位记数时，用反馈置位法，2Q1和2Q3通过一与非门接入置数端同时数据输入端均接地，实现模六功能。将计数位2Q3作为驱动信号送入分计数器（CD4518B）的EN端，则数字计数器整体的计数功能即可实现。 显示电路采用三片CD4511显示译码器和三个七段共阴显示字，电路从0分00秒计到9分59秒，译码显示电路用三片四线七线译码器CD4511进行译码，而采用共阴极七段LED数码管进行循环显示。CD4511的输入接到相应计数器的输出，而它的输出端与数码管的相应端相连，数码管通过300的电阻接地。 所用器件:4518、74LS161、74LS00、CC4511、CC4069、300Ω电阻、LED数码显示管。 .

. 3.清零电路

该电路具有开机清零和控制清零功能。其中秒个位和分位的清零端即CC4518的管脚7和15（高电平有效）接在第一个非门之后，秒十位74LS161的清零端即管脚1（低电平有效）接在第二个非门之后。刚开机时，由于电容上的电压不能突变，电容两端为低电平，经过第一个非门输出高电平，接到CC4518的管脚7和15，实现秒个位和分位的清零。在经过第二个非门输出低电平，接到74LS161的管脚1，实现秒十位的清零。按下开关后，电容被短路，第一个非门的输入端为低电平，两个非门的输出端分别为高电平和低电平，原理同上，实现控制清零功能 （异步清零）。 所用器件：CC4069、10KΩ电阻、22μF电容。 . . 4.校分电路

当校分电路打到“正常”状态时，计数器正常计数；当开关打到“校分”状态时，秒个位和秒十位正常计数，分位进行快速校分，即分计数器可以不受秒计数器的进位信号的控制。校分电路的工作原理是：当校分开关在“1”电平，与非门2被选通，与非门1被封锁，秒进位产生的脉冲送至分计数器的时钟端；当开关打在“0”电平时，与非门1被选通，与非门2被封锁，校分信号送至分计数器的时钟端。 由于校分电路的信号直接送到分计数器的时钟端，开关的颤动产生的脉冲会导致分计数器的触发，从而影响校分功能，所以对校分开关应加一个RS锁存器构成消颤开关。 .

. 5.报时电路

用需要报时的时刻所对应的计数器的输出作为触发信号来驱动蜂鸣器报时，因为需要在9分53秒、9分55秒、9分57秒各报出一个低音，在9分59秒报出一个高音。具体设计过程如下： 将各时刻各位对应的二进制码作如下图的比较：

时间（DEC） 分位（BIN） 秒十位(BIN) 秒个位（BIN） 9:53 1001 0101 0011 9:55 1001 0101 0101 9:57 1001 0101 0111 9:59 1001 0101 1001 . . 1．将秒个位的3（0011）、5（0101）、7（0111）取或，通过卡诺图的化简可得应该从秒个位取1Q1（1Q2+1Q3） 2．将1中所得结果和分位的9（1001）与再和秒十位的5（0101）与，所得的结果和1KHz的信号与就可得到在9分53秒、9分553秒、9分57秒报出低音的驱动信号。 3．将分位的9（1001）和秒十位的5（0101）与再和秒个位的9（1001）与再和2KHz的信号与就得到在9分59秒报出高音的驱动信号。 4．将2和3中得到的信号取或，就可以得到最终的报时驱动信号。 所用器件：74LS21、74LS32、蜂鸣器、三极管。

五．遇到问题及解决办法 1.分频电路接好后检测不到震荡

我先检查了秒脉冲发生电路的接线，发现没有问题后又检查了芯片，也没有问题，最后发现是电源电压没有调到5V，调回5V后，用万用表检测能检测到1Hz和2Hz的震荡。 2.显示器不能正常显示 开始只有中间的显示器能显示数字，检查接线发现有两根导线接错位了，更改接线后，三个显示器仍不能正确显示，经老师指点发现存在短路，显示器七个管脚连接的电阻相接触导致了短. . 路，将其余电阻拔去，只在接地端接上电阻，显示器能显示，但是不变化。再次检查后发现，没有将计时电路和秒脉冲发生电路相连，连好后显示器能从0分0秒正确计时到9分59秒。 3.蜂鸣器一接上就不停地叫 经检查发现是蜂鸣器本应接地的管脚接到了5V电源上。

七．附录 1．工具及器件清单 工具：剪刀、镊子、剥线钳 元器件清单： 名称 型号 数量 显示字 共阴 3 译码器 CC4511 3 BCD码计数器 CC4518 1 四位二进制计数器 74LS161 2 分频器 CC4060 1 D触发器 74LS74 1 非门 CC4069 1 二入与非门 74LS00 2 四入与门 74LS21 5 二入或门 74LS32 1 晶振 32768Hz 1 . . 三极管（NPN） 3DG6 1 蜂鸣器 1 电容 10p 1 20p 1 22u 1 电阻 330 3 470 1 10k 3 22M 1

2．各元件的引脚图及功能表 引脚图：

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数字电路实验-数字闹钟

数字电路实验-数字闹钟

数字电路实验-数字闹钟————————————————————————————————作者：————————————————————————————————日期：南京航空航天大学数字电路课程设计之数字钟数字电子技术课程设计报告一、设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二、设计内容及要求（1）设计指标①由LM555构成多谐振荡器产生1HZ标准秒信号；②分、秒为00~59六十进制计数器，用数码管显示；③时为00~23二十四进制计数器，用数码管显示；④具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；⑤整点具有报时功能,走时过程中能按预设的定时时间（精确到小时）启动闹钟，以发光二极管闪烁表示，启闹时间为3s～10s。

（2）设计要求①画出电路原理图(multisim仿真)；②元器件及参数选择；③电路仿真与调试。

（3）要求：自行装配和调试，并能发现问题和解决问题。

布局合理，导线横平竖直，且不要从集成块上跳线，导线紧贴面包板，连接可靠，交叉线尽可能少。

（4）编写设计报告：写出设计与制作的全过程，附上有关资料和图纸，有心得体会。

三、原理框图数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。

由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。

数字电子钟的总体图如图所示。

数字电子钟由以下几部分组成：多频振荡器构成的秒脉冲发生器；校对电路；六十进制秒、分计数器、二十进制时计数器；以及秒、分、时的译码显示部分等。

南理工电类综合实验报告FM调制解调的数字实现

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《电类综合实验》仿真报告实验课题：FM调制解调的数字实现指导教师：刘光祖学生姓名：院系：电光学院专业：通信与信息系统实验时间：2016.05.09至2016.05.13一、实验背景1.FPGA简介FPGA（Field－Programmable Gate Array，现场可编程逻辑门阵列）是在PAL、GAL、CPLD等可编程逻辑器件的基础上进一步发展的产物，是专用集成电路领域一种半定制的集成数字芯片，其最大特点是现场可编程，既解决了全定制电路的不足，又克服了原有可编程逻辑器件门电路数有限的缺点。

FPGA的内部结构由CLB、RAM、DCM、IOB、Interconnect 等构成。

如下给出了FPGA的最典型的结构：FPGA开发的一般流程：1(a) 1(b)2.DE2-115开发板简介本实验中所用开发板为Altera公司的DE2-115。

如下为开发板的配置列表：•Altera Cyclone® IV 4CE115 FPGA 器件•Altera 串行配置芯片：EPCS64•USB Blaster 在线编程；也支持JTAG和AS可编程方式•2MB SRAM•两片64MB SDRAM•8MB Flash memory•SD卡插槽•4个按钮•18个滑动开关•18个红色LED•9个绿色LED•50M时钟源•24位音频编解码器，麦克风插孔•电视解码•RJ45 2G以太网接口•VGA连接器•含有USB_A和USB_B连接器的主从控制器•RS232收发器和9针连接器•PS/2鼠标和键盘连接器•红外接收器ControlPanel是开发板自带的一个工具软件，可以通过该软件提供的图形界面直接对FPGA上的各个外设进行操作。

通过该操作可以确认PC机与开发板的连接是否正确，开发板的硬件工作是否正常。

ControlPanel的安装过程如下：确保QUARTUS II 10.0 或以上版本能被成功安装；将开关RUN/PROG切换到RUN位置；将USB接线连接至USB驱动端口，供12V电源并打开开关；打开主机上的可执行文件DE2_115_ControlPanel.exe，controlPanel的用户界面如下：DE2_115_ControlPanel.exe一旦被启动，DE2_115_ControlPanel.sof程序流文件将会被自动加载；如果未连接，点击CONNECT，点sof文件将会重新加载到板子上；注意，控制面板将会占用一直到你关闭那个端口，除非你关闭USB端口，否则你不能使用QUARTUS II 来下载文件；控制面板现在可以使用了，通过设置一些LED灯ON/OFF的状态来观察DE2-115上的状态。

电气制图及CAD 南理工

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电气制图及CAD 实验报告——数字计时器1、电路原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，其中控制电路可以分为校分电路、清零电路和报时电路。

其具体的原理框图如图1.1所示。

图1.1 电路原理框图下面对计时器的工作原理按其组成进行说明。

1.1 脉冲发生电路脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1Hz 的脉冲信号。

这里采用NE555集成电路和分频器CD4040构成。

1.2计时电路计时电路钟的计数器，可以采用二-十进制加法计数器CD4518实现。

60秒为1分，将分和秒的个位、十位分别在七段数码显示器上显示出来，从0分0秒到59分59秒，然后重新计数。

1.3译码显示电路译码器可以采用CD4511通过330Ω电阻来驱动共阴极显示器。

1.4报时电路电路每小时进行一次报时，从59分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。

即59分53秒、59分55秒、59分57秒为低音，59分59秒为高音。

实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。

1.5校分电路电路中存在一个开关，当开关打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行校分），而秒计数器保持。

在任何时候，拨动校分开关，可以进行快速校分。

即令计时器分为快速计数，而秒位保持。

1.6清零电路在任何时刻，拨动清零开关，可以进行计数器的清零。

2、实验器件参数及其所构成电路电路中的器件有NE555集成电路1片、CD4040集成电路1片、CD4518集成电路2片、CD4511集成电路4片、74LS74集成电路1片、74LS00集成电路3片、74LS20集成电路1片、74LS21集成电路2片、双字数码管显示器2个、阻值为330Ω的电阻28只、阻值为1kΩ和3kΩ的电阻各1只，以及容值为0.047μF的电容1只。

DDS实验报告 南理工

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南京理工大学——DDS实验报告姓名:学号：09042202学院：电子工程与光电技术学院专业：通信工程专业题目：多功能数字钟指导老师：蒋立平、花汉兵2011年11月目录一.摘要及关键词 (2)二.设计要求及说明 (3)三.工作原理和整体电路图 (3)四.各子模块的工作原理及电路图 (5)1、分频电路 (5)2、频率与相位控制字产生 (7)3、频率和相位控制器模块 (8)4、DA转换模块 (12)5、测频模块 (13)6、显示模块 (14)五、调试仿真 (15)六、实验中遇到的问题及解决方法 (16)七、实验感想 (17)八、致谢 (17)九、参考文献 (17)摘要本篇报告主要介绍了用EDA设计完成直接数字频率合成器DDS的过程。

该直接数字频率合成器输出的频率及相位均可控制，且能输出正弦、余弦、三角波、锯齿波、方波五种波形，经过转换之后还能在示波器上显示，在控制电路的作用下能实现保持、清零功能，另外还能同时显示输出频率、相位控制字、频率控制字。

本设计利用QuartusII 7.0软件进行DDS的设计，最后下载到SmartSOPC实验系统中进行硬件测试。

AbstractThis report introduces the EDA design is completed with Direct Digital Synthesis DDS process. The direct digital frequency synthesis of the output frequency and phase can control, and can output sine, cosine, triangle wave, sawtooth, square waveform five, after conversion after also displayed on the oscilloscope, in the role of the control circuit can be Implementation maintained cleared function, and also shows the output frequency, phase control characters, frequency control word. This design uses DDS QuartusII 7.0 software design, the final download SmartSOPC experimental system hardware testing.关键词EDA设计、直接数字频率合成器DDS、QuartusII 7.0软件、SmartSOPC 实验系统Key wordsEDA design,Direct Digital Synthesizer DDS, QuartusII7.0software, SmartSOPC experiment system二、设计要求及说明1.基本要求（1）利用QuartusII软件和SmartSOPC实验箱实现DDS的设计；（2）DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的ROM实现，ROM结构配置成4096×10类型；（3）系统具有清零和使能的功能；（4）利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形；（5）通过开关（实验箱上的Ki）输入DDS的频率和相位控制字，并能用示波器观察加以验证；2.提高部分：测频电路测频电路是对输出波形的频率进行测量并显示出来，以便观察输出波形的频率。