微纳电子器件复习
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10道题:佘总5道,陈老师5道
能带/器件原理/工艺(较少)
佘总:
电子器件的性能比较:1.材料优势/工艺优势 1. 碳纳米管
应用:场效应管—实现功能—问题(掺杂/接触势垒)
解释原理/能带结构/器件形状
对比和传统器件的优势劣势
优势:弹道输运,没有热耗散,并且迁移率高
劣势:无法批量制备;无法控制精确的掺杂;有很大的接触电阻
延伸:新材料,旧原理,可能性分析 FET型器件,电压控制沟道
工艺:可控生长/定位/B-T/T-B 光纳米器件 2. 石墨烯
半金属,而不是半导体;需要打开能带
优势:高电子迁移率;小
劣势:低开关比;高接触电阻;导带和价带接触
作业题里的各种结构
理解能带图(0带隙),不要求会画
双极运输特性,射频
另外的二维原子晶体,MOS2等 MOS2:有能带结构,迁移率比石墨烯低,有高的开关比,良好的感光特性
3. SI纳米线
无结环栅结构:以N型Si纳米线为例,采用功函数大于N型Si
的金属制作栅极,由于金半接触时功函数不匹配导致能带弯曲,使界面处产生耗尽层,在纳米尺度上,环栅可
以实现耗尽层覆盖整个沟道,使晶体管在没有栅压的情况下关断,实现栅极控制。
优势:无掺杂,减少工艺步骤;载流子从纳米线中间通过,不受表面缺陷的影响,有更
大的迁移率;环栅使得栅控能力增强;可以抑制短沟道效应,使器件进一步缩小;
缺点:受工艺限制大,很小的误差会极大的影响器件性能;热传导在高密度下难以及时
的挥发出去,容易过热;必须工作在小电压下,噪声容限低
常开/常闭
问题:环栅的优点:栅控能力好,(对比顶栅,背栅,FIN-FET)
工艺:制作环栅,氧化自终止:因为对硅进行氧化,生成SiO2时,体积会膨胀,如果Si的直径够大,持续氧化会使内部的Si因为被外部SiO2完全包裹,产生向内的应力,
阻止氧气可以进入继续氧化导致自行终止氧化
无结的优势 4. 真空电子器件
优势:快,因为电子在真空中传输,所以有很大的“迁移率”;大功率;对温度不敏感;
电路设计简单;抗辐射;
劣势:工作电压高;功耗大,静态电流很大;能量效率低;贵
工作条件苛刻,热阴极容易坏
工艺问题:掠射法;空间电荷效应(如何将阴极产生的电子束集中) 5. 光探测器
形成结:1.偏置2.两种半导体3.不同厚度
光伏,光热 FET结构:1.静态功耗2.放大3.灵敏度
石墨烯光探测器:
优势:电子迁移率高;光谱吸收广;良好的机械柔韧性和环境稳定性
劣势:因为只有单层原子,光透过率极高,可吸收的光很小
解决方法:非对称叉指电极
主观题:MORE THAN MOORE 怎么超越?
陈老师
考作业+复习题 选5----------道 课件重点 1. 通过阅读最早MOORE提出摩尔定律的文章和最新的NATURE上的文章,解释什么是
MOORE定律,以及你如何理解MOORE定律的发展
摩尔定律:集成电路的集成度每18到24个月就翻一番。特征尺寸每6年缩小近1倍
课件理解:事实上,摩尔定律并不是一个物理定律,而是一种预言,一张时间表。它鞭
策半导体产业界不断进步,并努力去实现它。 从根本上讲,摩尔定律是一种产业自我激励的机制,它让人们无法抗拒,并努力追
赶,谁跟不上,谁就可能被残酷的淘汰。摩尔定律已成为一盏照亮全球半导体产业前进
方向的明灯 2. 查阅关于SIA和ITRS的资料(外)
SIA: Semiconductor Industry Association美国半导体业协会的简称
ITRS : International Technology Roadmap for Semiconductors国际半导体技术蓝图 3. 请推导等比例缩小的CE律和CV律中MOS器件功耗,延迟时间的缩小因子
4. 试推导器件尺寸缩小,集成度提高对内连线延迟时间的影响
5. 栅极漏电压除了增加静态功耗,会不会影响MOS器件的性能?(P)
会,1.影响导通电流2.影响开启电压
6. MOS器件栅氧化层泄露电流的原因
由于器件尺寸缩小,栅氧化层厚度减小,导致电子隧穿,穿过绝缘层产生泄漏电流
当栅氧化层大于6nm时以F-N隧穿为主,当栅氧化层很薄时直接隧穿
7. MOS泄露电流造成的不良影响,及其解决方法
不良影响: 1.增加静态功耗
2.影响导通电流
3.影响开启电压
4.器件可靠性下降,影响寿命
解决方法:栅氧化层优化设计
(1) 引进新材料,如HKMG
(2) 降低栅极电压
(3) 尺寸缩小时,栅氧化层厚度不按比例缩小 8. MOS中绝缘层减薄带来的负效应有哪些?(外)
泄漏电流:增加功耗,器件特性劣化
可靠性:器件失效,影响寿命
多晶硅栅耗尽和反型层量子化:栅电容下降,有效氧化层厚度增加 9. 为什么要引入“HKMG”?
HKMG:高介电常数金属栅极
引入可以减小MOS泄露电流,优化栅氧化层 10. MOS器件一般用什么晶面的硅片制作?(P)
(100) 11. 解释短沟道效应(SCE)
随着沟道缩短,阈值电压减小(N沟)或增大(P沟)的效应(VT roll off) SCE与沟道掺杂浓度有关,浓度高,VT roll off出现越晚。
产生原因:由于沟道的缩短,源区和漏区的耗尽层越来越近,使得沟道反型层的作用下
降,出现阈值电压的滚降。使得阈值电压对沟道长度的变化十分敏感。
12. 什么是DIBL效应?画简图解释其产生的原因
DIBL效应:drain induced barrier lowering,漏端引入的势垒降低
当沟道长度减小,电压VDS
增加,使得漏结与源结的耗尽层靠近时,沟道中的电力线可以从漏区穿越到源区,并导致源极势垒高度降低,从而源区注入到沟道的电子数量增加,
导致漏极电流增加。沟道越短,DIBL越严重
13. 分析下列效应的原因:HCE,GIDL,迁移率的退化(外)
HCE:热载流子效应:由于沟道内横向和纵向的电场增大,使导电载流子加速,产生高能载流子,即热载流子 GIDL:栅极引起漏极漏电,漏栅之间交叠处的高电场
迁移率退化:沟道反型层载流子受到散射的影响造成迁移率下降。散射来自杂质的库仑
散射,晶格的声子散射,表面粗糙造成的表面散射 14. CMOS器件尺寸越来越小,电源电压不断降低,相应的阈值电压减小,但是阈值电压减小
要考虑哪些因素?(P)
速度:阈值电压减小,可以使速度变快;
噪声:阈值电压减少,会导致器件受到外界的干扰更容易,抗干扰能力下降;
功耗:增大VT可以减小短路功耗 15. 量子效应对小尺寸器件MOS的影响有哪些?
(1) 栅氧化层的隧穿电流
(2) 反型层量子化
(3) 有效栅电容下降,引起阈值电压变化
(4) PN结泄露电流增加
(5) 引起表面势随表面电场变化,影响阈值电压
(6) 杂质随机分布 16. 什么是α软失效?
半导体器件特别是存储器(如DRAM)受到α粒子的影响,使得存储单元信号丢失。
机理:当α粒子照射在半导体器件上时,会造成半导体期间内本来存在的极少量的放射
性原子的原子核裂变,产生大量的电子-空穴对造成存储器存储内容被破坏,不过这种破
坏不是永久性的,所以称为软失效 17. 解释下列名词:LDD,多晶硅栅电极中的多晶硅耗尽效应
LDD:lightly-doped drain,浅掺杂漏区,减小漏极电场,使得高VDD可以使用
多晶硅栅电极中的多晶硅耗尽效应:随着器件尺寸的缩小,tox<10nm时多晶硅的耗尽
层影响无法忽略,对器件的阈值电压和I-V特性造成影响,通常称为多晶硅耗尽层效应
18. 如何从器件和芯片系统层面解决器件缩小受到的限制和在芯片上集成更多的器件
19. 了解沟道工程,Halo,逆向掺杂(retrograde)结构
Halo注入通过在沟道两侧形成高掺杂浓度区,达到对SCE和DIBL进行有效抑制的目的
20. 了解栅工程:金属栅(Silicide),高k栅绝缘层
21. 了解超浅结(USJ)
22. 请分析SOI器件的优点
SOI:绝缘体上硅
隔离简单且无寄生lacth-up效应
速度快(结电容减少)
低功耗(漏电流小)
抗辐照(α软失效)
全介质隔离,集成密度高
全耗尽器件,迁移率高,寄生电容小
适合短沟器件,易于实现浅结,有利于减小短沟效应和热载流子效应 23. 解释以下概念:
(1) 闩锁效应:CMOS特有的寄生效应,由有源区,P衬底,N阱,PMOS的有源区
构成的n-p-n结产生 ,当其中一个三极管正偏时,就会构成正反馈形成闩锁,
严重时会导致烧毁芯片
静电和电源电压瞬变可能引起。
(2) 浮体效应:当顶层SI膜的厚度大于最大耗尽层宽度时,由于氧化埋层的隔离作
用,器件开启后一部分没有被耗尽的SI膜将处于电学浮空的状态,这种浮体结
构会给器件带来显著的影响,该效应称为“浮体效应”
主要表现为器件特性曲线出现上翘 24. 应变硅器件的原理
使用应变硅代替高纯度硅的器件称为应变硅器件。采用的应力分为张应力和压应力,原理是
通过应力使硅的原子密度降低,弥补沟道高掺杂引起的库仑相互作用,从而增加电子的迁移
率达到提升器件性能的作用
25. 根据上述公式估算SCE和DIBL
26. 了解VDT模型和MATAR软件
27.
Corner effect