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基于Verilog HDL的高速可综合FSM设计

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第２７卷　

ＶＯ１．２７　第１１期　

ＮＯ．１　１　计算机工程与设计　

Ｃｏｍｐｕｔｅｒ　Ｅｎｇｉｎｅｅｒｉｎｇ　ａｎｄ　Ｄｅｓｉｇｎ　２００６年６月　

Ｊｕｎｅ　２００６　

基于Ｖｅｒｉｌｏｇ　ＨＤＬ的高速可综合ＦＳＭ设计　

王鹏，　郭忠文　

（中国海洋大学计算机科学系，山东青岛２６６０７１）　

摘要：有限状态机（ｆｉｎｉｔｅ　ｓｔａｔｅｍａｃｈｉｎｅ，ＦＳＭ）广泛应用于数字系统的控制器设计中，用Ｖｅｒｉｌｏｇ设计的可综合状态机有多种编　

码风格，通常这些编码风格生成的状态机带有组合逻辑输出。时序分析指出组合逻辑输出型状态机不适合高速系统，提出　

了一种适合高速系统的寄存器输出型状态机。最后通过实例给出了寄存器输出型状态机的状态编码方法及其可综合Ｖｅｒｉｌｏｇ　

编码风格。　关键词：有限状态机；ＶｅｒｉｌｏｇＨＤＬ；可综合；编码风格　中图法分类号：ＴＰ３９１　文献标识码：Ａ　文章编号：１０００—７０２４（２００６）１１—２０１７・０３　

Ｄｅｓｉｇｎ　ｏｆ　ｈｉｇｈ—ｓｐｅｅｄ　ａｎｄ　ｓｙｎｔｈｅｓｉｚａｂｌｅ　ｆｉｎｉｔｅ　ｓｔａｔｅ　ｍａｃｈｉｎｅ　ｂａｓｅｄ　ｏｎ　Ｖｅｒｉｌｏｇ　ＨＤＬ　

ＷＡＮＧ　Ｐｅｎｇ，　ＧＵＯ　ＺｈＯｎｇ．ｗｅｎ　

（Ｄｅｐａｒｔｍｅｎｔ　ｏｆ　Ｃｏｍｐｕｔｅｒ　Ｓｃｉｅｎｃｅ，Ｏｃｅａｎ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｃｈｉｎａ，Ｑｉｎｇｄａｏ　２６６０７　１，Ｃｈｉｎａ）　

Ａｂｓｔｒａｃｔ：ＦＳＭ（Ｆｉｎｉｔｅ　Ｓｔａｔｅ　Ｍａｃｈｉｎｅ）ｉｓ　ｗｉｄｅｌｙ　ｕｓｅｄ　ｉｎ　ｔｈｅ　ｃｏｎｔｒｏｌｌｅｒ　ｄｅｓｉｇｎ　ｏｆ　ｄｉｇｉｔａｌ　ｓｙｓｔｅｍ，Ｓｙｎｔｈｅｓｉｚａｂｌｅ　ｓｔａｔｅ　ｍａｃｈｉｎｅ　ｄｅｓｉｇｎ　

ｕｓｉｎｇＶｅｒｉｌｏｇｈａｓｍａｎｙｃｏｄｉｎｇｓｔｙＬｅｓｔｈａｔｎｏｒｍａｌｌｙｇｅｎｅｒａｔｅ　ｃｏｍｂｉｎａｔｉｏｎａｌｌｏｇｉｃ　ｏｕｔｐｕｔｓ．Ｔｉｍｉｎｇａｎａｌｙｓｉｓ　ｓｈｏｗｓｔｈａｔ　ｓｔａｔｅｍａｃｈｉｎｅｗｉｔｈ　ｃｏｍｂｉｎａｔｉｏｎａｌ　ｏｕｔｐｕｔｓ　ｉｓ　ｎｏｔ　ｗｅｌｌ　ｓｕｉｔｅｄ　ｆ０ｒ　ｈｉｇｈ・ｓｐｅｅｄ　ｓｙｓｔｅｍ．Ａ　ｓｔａｔｅ　ｍａｃｈｉｎｅ　ｗｉｔｈ　ｒｅｇｉｓｔｅｒｅｄ　ｏｕｔｐｕｔ　ｉｓ　ｐｒｅｓｅｎｔｅｄ，ｗｈｉｃｈ　ｉｓ　ｓｕｉｔｅｄ　ｆｏｒ　

ｇｈ—ｓｐｅｅｄ　ｓｙｓｔｅｍ．Ｆｉｎａｌｌｙ，ａｍｅｔｈｏｄｏｆｓｔａｔｅｅｎｃｏｄｉｎｇｆｏｒｒｅｇｉｓｔｅｒｉｎｇｔｈｅＦＳＭｏｕｔｐｕｔｓａｎｄ　ｓｙｎｔｈｅｓｉｚａｂｌｅＶｅｒｉｌｏｇｃｏｄｉｎｇ　ｓｔｙｌｅｉｓｐｒｏｖｉｄｅｄ　

ｗｉｔｈａｎ　ｅｘａｍｐｌｅ．　

Ｋｅｙ　ｗｏｒｄｓ：ＦＳＭ；Ｖｅｒｉｌｏｇ　ＨＤＬ；ｓｙｎｔｈｅｓｉｚａｂｌｅ；ｃｏｄｉｎｇ　ｓｔｙｌｅ　

０引　言　

现代集成电路设计广泛采用基于硬件描述语言（ｈａｆｌｄｗａｒｅ　ｄｅｓｃｒｉｐｔｉｏｎ　ｌａｎｇｕａｇｅ，ＨＤＬ）的层次化设计方法。设计者采用　

ＨＤＬ作为设计输入，借助于综合工具将基于ＨＤＬ的描述自动　

地生成满足约束条件（延时特性、功耗和速度等）的门级网表，　

接下去再用布局布线工具把网表转换为具体电路布线结构的　

实现。采用自顶向下层次化方法进行设计时，设计者利用ＨＤＬ　

从上层到下层逐层描述自己的设计思想，一个复杂系统被分　

割成许多较小的功能模块，对这些功能模块的设计和验证都　

比较简单，最后对这些功能模块进行再集成和再验证。基于　

ＨＤＬ的设计有利于模块的划分与复用，可移植性和通用性好，　

设计不会因为芯片结构与制造工艺的变化而变化。目前成为　

ＩＥＥＥ标准的两种语言是Ｖｅｒｉｌｏｇ和ＶＨＤＬ，这两种语言都得到　

了专用集成电路（ａｐｐｌｉｃａｔｉｏｎ　ｓｐｅｃｉｆｉｃ　ｉｍｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ，ＡＳＩＣ）和现　

场可编程门阵列（ｆｉｅｌｄ　ｐｒｏｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙｓ，ＦＰＧＡ）综合工　

具的广泛支持。Ｖｅｒｉｌｏｇ最早的标准是ＩＥＥＥＩ３６４—１９９５，本文　

Ｖｅｒｉｌｏｇ源代码采用最新的ＩＥＥＥ１３６４—２００１标准。　

ＶｅｒｉｌｏｇＨＤＬ的语法丰富，并成功地应用于设计的各个阶　

段：建模、仿真、验证和综合等。可综合是指综合工具能将ＨＤＬ　

代码转换成标准的门级结构网表，需要指出的是可综合风格　ＶｅｒｉｌｏｇＨＤＬ语法只是该语言的一个子集。为了能转换成标准　

的门级结构网表，Ｖｅｒｉｌｏｇ模块代码的编写必须符合一定的规　

则和编码风格。有许多可综合状态机的Ｖｅｒｉｌｏｇ编码风格，不　

同编码风格经综合后得到电路的物理实现在速度和面积上有　

很大差别。优秀的编码风格应当易于修改状态机中每个状态　

的编码，易于代码的编写和理解，有助于仿真和调试，并能生　成高效的综合结果。把一个时序电路抽象成一个ＦＳＭ后，如　

何编写高效的并且可综合的Ｖｅｒｉｌｏｇ模块成为设计关键。　

１高速状态机的结构　

１．１有限状态机模型　

数字电路分为组合逻辑电路和时序逻辑电路。组合逻辑　

电路的输出是输入的瞬时函数，通过布尔方程来描述；时序逻　

辑电路的输出不仅取决于当前的输入，而且取决于输入的历　

史。根据触发条件的不同，时序逻辑电路可以分为异步时序　

逻辑和同步时序逻辑。在异步时序逻辑中触发条件很随意，　

任何时刻都有可能发生，所以记忆状态的触发器输出在任何　

时刻都有可能发生变化，而同步时序逻辑中表示状态的触发　

器输出只能在惟一确定的触发条件发生时刻改变，例如只能　

由时钟的上升沿或下降沿触发。同步时序逻辑的触发输入至　

少可以维持一个时钟周期后才会发生第二次触发，利用这一　

收稿日期：２００５．０４－１６。　作者简介：王鹏（１９８０－－），男，山东威海人，硕士研究生，研究方向为软硬件协同设计和嵌入式系统；　郭忠文（１９６５－－），男，教授，博导。　

・——２０１７・

——　维普资讯 http://www.cqvip.com 段时间，即在下一次触发信号来到前，为电路的状态改变创造　

了一个稳定可靠的条件。由此可以得出结论：同步时序逻辑　

比异步时序逻辑具有更可靠更简单的逻辑关系。目前，综合　

工具只支持同步时序逻辑的设计，用Ｖｅｒｉｌｏｇ设计可综合的状　

态机也都使用同步时序逻辑。　

时序逻辑电路可以用有限状态机来描述，有限状态机分　为２种基本类型：米利机和摩尔机。米利机的输出取决于当　

前状态和当前输入，摩尔机的输出仅取决于当前状态。ＦＳＭ　

基本结构如图ｌ所示，其中状态寄存器是由一组触发器组成，　

用来记忆状态机当前所处的状态。每个触发器可以保存一位　

信息，如果状态寄存器由ｎ个触发器组成，那么该状态机最多　

可以记忆个状态。通常所有触发器的时钟端都连接在一个公　

共时钟上，所以状态的改变只能发生在时钟的跳变沿时刻。可　

能发生的状态改变由上升沿还是下降沿触发取决于触发器的　

类型，现代集成电路广泛采用上升沿触发的Ｄ触发器。状态　

是否改变以及怎样改变还将取决于下一状态组合逻辑的输入。　

图１　ＦＳＭ的基本结构　输出　

１．２组合逻辑输出型状态机与寄存器输出型状态机　

通常用Ｖｅｒｉｌｏｇ设计的可综合状态机生成图ｌ中的结构，　

其输出端带有组合逻辑。该结构的状态机存在以下两个缺　

点：①当状态发生转移时，输出组合逻辑易产生毛刺，影响系　

统的可靠性和稳定性；②由状态机驱动另外一个模块时，　

ＦＳＭ的输出组合逻辑会占用部分时钟周期，影响系统整体　

速度的提高。下面通过时序分析来深入解释该问题，假设　

ＦＳＭ模块Ａ驱动另外一个模块Ｂ，图２和图３分别给出了两　

种设计方案。　方案ｌ采用组合逻辑输出型ＦＳＭ驱动模块Ｂ，而方案２　

ＦＳＭ模块Ａ　模块Ｂ　…………………………’　……………………‘‘　：米利机的输入　：　：　

图２方案ｌ组合逻辑输出型ＦＳＭ驱动一个模块　

图３方案２寄存器输出型ＦＳＭ驱动一个模块　

・——２０１８・——　对系统重新进行了设计划分，将模块Ａ的输出组合逻辑分割　

出来合并到模块Ｂ中。这里需要强调的是划分的指导性原则　

是尽量使每个模块的输入端是组合逻辑而输出端是时序逻辑。　方案２中模块Ａ和模块Ｂ均满足该原则。　

下面对上述逻辑电路建立时序模型。不考虑时钟偏斜，　

在一个时钟上升沿之后，如果模块Ａ的触发器要改变状态，那　

么触发器的输出在时钟上升沿之后　一，（时钟有效沿和触　

发器的有效输出之间的延时）时刻改变。这一改变进入组合　

逻辑路径并要沿着这一条路径传输到模块Ｂ触发器的输入　

端。这个信号的改变要传输到模块Ｂ触发器的输入端还要一　

段附加的时间　一（通过组合逻辑的最长通路延时）。最后，　

在下一时钟的上升沿到达之前，这一改变必须在时间　（触　

发器的建立时间）内保存到触发器的输入端。另外还要考虑　

要有一段松弛时间　一，也就是除了在传输路径上所需要的时　

间，允许在时钟周期内出现的多余时间。图４给出了影响时　

钟周期的因素之间的关系。　

图４不考虑时钟偏斜时影响时钟周期的因素　

从图４中得出，逻辑电路的时序遵守下面方程：　

Ｔｃｌｏｅｋ＝ｔ　ｔ　＿＋ｔ，　ｔ。　假设系统的时钟周期是１０ｎｓ，方案ｌ中模块Ａ输出组合　

逻辑的最大门延时是６ｎｓ，那么模块Ｂ输入组合逻辑的门延时　

必须限制在４ｎｓ以内才能满足系统全局的时序约束条件。方　

案２中模块Ａ输出不含组合逻辑，而是把触发器的输出作为　

模块的输出（称为寄存器输出型），那么模块Ｂ输入组合逻辑　

的门延时只需要限制在Ｉｏｎｓ以内就能满足系统要求。对于比　

较简单的系统，方案ｌ可以满足系统的要求：但当设计高速复　

杂数字系统时，多个模块之间这种错综复杂的时序约束会使　

综合工具很难生成满足系统全局时序要求的门级网表。在方　

案２中综合工具可以对模块Ｂ组合逻辑部分进行优化，综合　

出满足时序约束的最佳逻辑实现，缩小了组合逻辑部分的延　

时，即减小了　一，时钟周期　也随之减小，系统整体的工　

作频率厂＝　ｌ＿得到提高。　』ｄ　方案２中模块Ａ采用了一种新型结构的状态机，如图５　

所示。其结构特点是状态机的输出由寄存器的输出直接驱动。　

输入　

当前状态（ｓｔａｔｅ）　

图５寄存器输出型的ＦＳＭ　寄存器类　

型的输出　维普资讯 http://www.cqvip.com

合集下载

verilog hdl 语言设计题设计移位寄存器

verilog hdl 语言设计题设计移位寄存器

Verilog HDL 是一种硬件描述语言，用于模拟电子系统，特别是数字系统。下面是一个简单的 Verilog HDL 程序设计，用于创建一个 4 位移位寄存器。

verilog复制代码

module shift_register(input wire clk, input wire reset, input wire

[3:0] data_in, output reg [3:0] data_out);

always @(posedge clk or posedge reset) begin

if (reset) begin

data_out <= 4'b0000; // 当 reset 为 1 时，寄存器清零

end else begin

data_out <= {data_out[2:0], data_in}; // 否则，将数据向右移位

end

end

endmodule

这个程序定义了一个名为 shift_register 的模块。它有一个时钟输入 clk，一个复位输入 reset，一个 4 位数据输入 data_in 和一个 4 位数据输出 data_out。在每个时钟上升沿或复位上升沿，它都会检查复位信号。如果复位信号为高，它会将输出寄存器清零。否则，它会将数据向右移位，将 data_in 的值放入寄存器的最低位。

注意：这个代码没有包含任何形式的错误检查或保护机制，你可能需要在实际应用中加入这些功能。

VERILOG语言编写规范

VERILOG语言编写规范

VERILOG语言编写规范

1 目的

本规范的目的是提高书写代码的可读性 可修改性 可重用性,优化代码综合和仿真结果,指导设计工程师使用VerilogHDL规范代码和优化电路 ,规范化公司的ASIC设计输入 从而做到

1. 逻辑功能正确 2.可快速仿真 3. 综合结果最优 如果是hardware model4. 可读性较好;

2 范围

本规范涉及Verilog HDL编码风格, 编码中应注意的问题, Testbench的编码等;

本规范适用于Verilog model的任何一级 RTL behavioral, gate_level, 也适用于出于仿真,综合或二者结合的目的而设计的模块;

3 定义

Verilog HDL ： Verilog 硬件描述语言

FSM ： 有限状态机

伪路径 ： 静态时序分析 STA 认为是时序失败, 而设计者认为是正确的路径

4 引用标准和参考资料

下列标准包含的条文 通过在本标准中引用而构成本标准的条文 在标准出版时 所示版本

均为有效 所有标准都会被修订 使用本标准的各方应探讨 使用下列标准最新版本的可能性

Actel HDLCoding Style Guider

Sun Microsystems

Revision

VerilogStyle and Coding Guidelines

5 规范内容

Verilog 编码风格

本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级 RTL

behavioral,gate_level 也适用于出于仿真, 综合或二者结合的目的而设计的模块;

命名规范

选择有意义的信号和变量名, 对设计是十分重要的; 命名包含信号或变量诸如出处,

有效状态等基本含义 下面给出一些命名的规则;

1. 用有意义而有效的名字

有效的命名有时并不是要求将功能描述出来 如

For I = 0; I < 1024; I = I + 1

verilog经典三段式状态机设计实例

verilog经典三段式状态机设计实例

Moore型verilog源代码：FSM实现10010串的检测

Moore状态转移图

module moorefsm(clk,rst,a,z);

input clk,rst;

input a;

output z;

reg z;

reg [3:0] currentstate,nextstate;

parameter S0 = 4'b0000;

parameter S1 = 4'b0001;

parameter S2 = 4'b0010;

parameter S3 = 4'b0011;

parameter S4 = 4'b0100;

parameter S5 = 4'b0101; always@(posedge

clk or negedge rst) begin

if(!rst)

currentstate <= S0;

else

currentstate <= nextstate; end always@(currentstate or a or rst)

begin

if(!rst)

nextstate = S0;

else

case(currentstate)

S0: nextstate = (a==1)?S1:S0;

S1: nextstate = (a==0)?S2:S1;

S2: nextstate = (a==0)?S3:S1;

S3: nextstate = (a==1)?S4:S0;

S4: nextstate = (a==0)?S5:S1;

S5: nextstate = (a==0)?S3:S1;

default: nextstate = S0;

endcase

end

always@(rst or currentstate)

begin

if(!rst)

z = 0;

else

case(currentstate)

S0: z = 0;S1: z = 0;S2: z = 0;

veriloghdl数字设计与综合答案.doc

veriloghdl数字设计与综合答案.doc

veriloghdl数字设计与综合答案.doc

veriloghdl 数字设计与综合答案

【篇一：verilog 习题选答】

txt> 答：fpga 中，由程序来转换为可烧录的二进制码。ic 设计中，

主要是由design-compiler 来实现。

2．能否说模块相当于电路图中的功能模块，端口相当于功能模块的

3．assign 声明语句,实例元件,always 块,这三类描述中哪一种直接

与电路结构有关?

4．由连续赋值语句（assign ）赋值的变量能否是reg 型的？

答：赋值运算分为连续赋值和过程赋值两种。

（1）连续赋值连续赋值语句只能对线网型变量进行赋值，而不能

对寄存器型变量进行

赋值，基本的语法结构为：assign #( 延时量) 线网型变量名= 赋值

表达式; 一个线网型变量一旦被连续赋值语句赋值后，赋值语句右端

赋值表达式的值将持续对赋值变量产生连续驱动，只要右端表达式

任一操作数的值发生变化，就会立即触发对赋值变量的更新操作。

（2）过程赋值过程赋值主要用于两种结构化模块（initial 和always ）中的赋值语句。

在过程块中只能使用过程赋值语句，不能在过程块中出现连续赋值

语句，同时过程赋值语句也只能用在过程赋值模块中。基本的语法

结构为：被赋值变量赋值操作符赋值表达式，其中，赋值操作符是 “=”或“=，”它分别代表了阻塞赋值和非阻塞赋值类型。过程赋值语

句只能对寄存器类型的变量进行赋值，经过赋值后，上面这些变量

的值将保持不变，直到另一条赋值语句对变量重新赋值为止。

5．如果都不带时间延迟、阻塞和非阻塞赋值有何不同？说明它们的

不同点？答：代码1：

module test(a,b,c,d,y); // 两个与逻辑， 1 个或逻辑input

a,b,c,d; output y;

reg y,tmp1,tmp2;

always @(a or b or c or d)// y 的值并不等于当前的tmp1 ，tmp2