AHDL

a0: in std_logic;
z0: out std_loigc);
end entity and2;
注：数据类型 time 用于仿真模块的设计。 综合器仅支持数据类型为整数的类属值。
6
用VHDL描述的可置数16位计数器：
7
2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
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1、类属说明 类属说明：
确定实体或组件中定义的局部常数。模 块化设计时多用于不同层次模块之间信息的 传递。可从外部改变内部电路结构和规模。 类属说明必须放在端口说明之前。
Generic (
常数名称：类型 [：= 缺省值] {常数名称：类型 [：= 缺省值]} )；
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类属常用于定义： 实体端口的大小、
16
一、实体（说明）
实体（说明）：
定义系统的输入输出端口
语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
VHDL是电子系统设计者和 EDA工具之 间的界面。 EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。

AHDL语言简介第一章概述本章将对Altera硬件描述语言(Altera Hardware Description Language)作简要地描述,还要讲述如何处理AHDL文件,介绍AHDL语言的基本概念和基本元素,以使学生能够更好地使用AHDL设计电路。

一、AHDL简要介绍AHDL语言是Altera公司设计的配合Altera MAX+PLUSⅡ设计软件使用的一种硬件描述语言。

它是一种模块化的高级语言,完全集成于MAX+PLUSⅡ系统中,它将用户的设计以各种设计文件(文本设计文件TDF、图形设计文件GDF等等)形式保存,并可对其进行编译(COMPILE)、调试、检错、模拟(SIMULATE)、下载(DOWNLOAD)等操作。

这些操作都在MAX+PLUSⅡ开发系统中完成。

AHDL语言还特别适合于描述复杂的组合逻辑、组(group)运算、状态机、真值表和时序逻辑。

一个TDF文件中必须包含一个子设计段和一个逻辑段。

z子设计段（Subdesign Section）：说明TDF文件的输入、输出和双向端口。

z逻辑段（Logic Section）：定义文件中各种逻辑运算。

AHDL是一种并行语言。

在TDF文件逻辑段中所定义的所有动作都是同时进行的，而不是串行的。

给同一个AHDL结点或变量赋值的多个等式在逻辑上是相联的(如果该结点或变量是高电平有效，那么这些等式之间就是“或”的关系,如果是低电平有效，就是“与”的关系）。

二、AHDL语言的基本元素AHDL包含许多基本元素,用以在语句中对各种逻辑进行描述。

本章讲述如何用AHDL 语言进行设计,介绍这些基本元素和基本语句的使用。

(一)基本概念以下介绍AHDL语言的基本概念,这些概念无论是在时序逻辑电路设计还是在组合逻辑电路设计中都是组成AHDL语言(TDF文件)的最基本元素。

1.数值数值被用来在布尔表达式和等式中指定常量值。

AHDL支持十进制数、二进制数、八进制数和十六进制数的所有组合。

– 被改变只需声明一次 CONSTANT IO_ADDRESS = H"A";
在 SUBDESIGN 关键字之前定义 CONSTANT
SUBDESIGN decode1 ( a[3..0] : input; chip_enable : output; ) begin chip_enable = (a[3..0] == IO_ADDRESS); if (a[3..0] == IO_ADDRESS) then ……... end;
定义NODEs
AHDL ?
temp
out2 = a0 & !a1 # b out3 = a0 & !a1 & d
SUBDESIGN decode1 ( a0, a1, b, d: input; out2, out3 : output; ) variable temp : node; begin temp = a0 & !a1; out2 = temp # b; out3 = temp & d; end;
Self Explain the Function 唯一的改动
其他
SUBDESIGN decode1 ( a[3..0] : input; chip_enable : output; ) begin chip_enable = (a[3..0] == B"1x0x"); end;
一些无关位写X忽略
D触发器带使能Enable/重设Preset/清除Clear
SUBDESIGN flip_flop_enable SUBDESIGN flip_flop_enable ( clock, data, enable, preset, clear :: input; ( clock, data, enable, preset, clear input; qout :: output; qout output; ) ) variable temp :: dffe; temp dffe; begin begin temp.d = data; temp.d = data; temp.clk = clock; temp.clk = clock; temp.clrn = clear; temp.prn = preset; temp.prn = preset; temp.ena = enable; temp.ena = enable; qout = temp.q; qout = temp.q; end; end;

AD_WIDTH = 8,
NUMWORDS = 2^AD_WIDTH
); 4、函数描述语句
共有 4 种形式的逻辑函数可以供用户调用，它们是： Megafunction—具有复杂逻辑功能的巨功能模块，放在 mega_LPM 库中，可以供用户调用 Primitive—一些基本逻辑功能函数，可以直接调用 Macrofunction—具有高水平的逻辑宏功能模块，共有 300 多种，放在 max2lib 子目录中 State Machine—一种具有多个状态的时序电路，可以形成符号图形，用户可以调用 以上几种逻辑功能函数都可以以逻辑函数名和符号图形的方式被调用，在 AHDL 源文件 中调用时要首先进行声明，见如下例子。
RETURNS (result[LPM_WIDTH-1..0], cout, overflow); 该 函 数 名 为 lpm_add_sub ， 输 入 端 口 为 cin, dataa[LPM_WIDTH-1..0], and
datab[LPM_WIDTH-1..0]; 关键字 WITH 后是参数表， 关键字 RETURN 后是输出口 result[LPM_WIDTH-1..0], cout, and overflow
变量，一旦声明完毕，就意味着：
变量 comp 就是如下端口的代表：
a[3..0], b[3..0]
: INPUT; -- inputs to compare
less, equal, greater : OUTPUT; -- outputs of compare 而变量 adder 是如下端口的代表：
adder.dataa[], adder.datab[], adder.result[] （2）节点变量声明
AHDL 软件支持两种节点形式：NODE and TRI_STATE_NODE。 例：