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目录一、设计任务与要求 (3)二、总体框图 (3)三、选择器件 (4)四、功能 (5)1、数控分频器 (5)2、BCD译码器 (6)3、扫描器 (11)4、3-8译码器 (13)5、7段数码管显示译码器 (16)五、总体设计电路图 (19)1总体（顶层）电路原理图 (19)2仿真结果 (19)3管脚分配图 (20)4.硬件连接情况 (20)六．心得体会 (20)数控分频器设计一、设计任务与要求数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，以实现所需的输出频率。
基本功能：1、实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。
如输入10010000，即对输入的时钟信号进行144分频，如输入01001000，即对输入的时钟信号进行72 分频。
2、输出的波形应为占空比位50%的方波。
3、有显示功能，显示当前的分频比，即，输入的二进制数的大小。
总体框图设计思路：数控分频器用计数值可并行预置的加法器设计完成，当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比。
把输入端输入的八位二进制数直接通过BCD译码器转换为十位BCD码表示的十进制数，通过扫描器对3个数码管进行选通扫描，最后7段数码管显示译码器对选中数码管的赋值进行译码，并驱动数码管显示该数据。
模块的功能：1、数控分频器：实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。
如输入10010000，即对输入的时钟信号进行144分频。
2、BCD译码器：把输入端的8位2进制数转换成10位BCD码表示的十进制数。
3、扫描器：when “000”=>daout<=dout(3 downto 0);when “001”=>daout<=dout(7 downto 4);when “010”=>daout<=dout(3 downto 2)<="00";daout(1 downto 0)<=dout(9 downto 8);when others=>null;4、3-8译码器：当sel=0时，q=11111110;选择个位数码管亮。
任务及要求：二阶二分频器，分频点为3000㎐，输入信号频率为20~20000㎐，负载电阻取8.2Ω，在频点与负载并联的感抗或容抗应不小于负载阻抗的5倍。
实施要求：先根据任务构建电路，然后利用仿真软件利用有效的方法确定元件参数报告格式：1.项目符号采用阿拉伯数字，分别按目的、原理、步骤、结果，以及后附本实习的体会。
2.字体、字号、行距及页面设置均应与所给模板一致。
成绩平定：本实习成绩将由报告成绩和平时成绩按一定比例综合而定。
成绩评阅教师意见2011年7月20日二阶二分频器的设计要求：分频点为界，将频率为20―20000ZH信号分为两段；负载电阻取8.2Ω，在频点与负载并联的电抗抗应不小于负载阻抗的5倍。
1 目的1、学习multisim软件2、对不同频率的分频的方法2 原理3000㎐、3000―20000㎐两个频段，则需要截止频率都为3000㎐的一个高通滤波器和一个低通滤波器。
根据二阶滤波器的基本结构，题目要求的二分频器的结构如右图所示。
高通滤波器将信号中的高频段信号传送给高频段负载，低通滤波器将低频段信号送给低频段负载。
根据题目要求，首先确定L1、C2的参数，然后，在A、B两端加入定幅变频信号，依负载端测得的幅频特性，调整C1、L2的参数，使其满足题目要求的分频特性。
3 步骤（1）建立电路C1V1RHL1L2RLC2（2）分析调整参数1、在电路图中RH=8.2Ω,RL=8.2Ω由负载并联的电抗抗应不小于负载阻抗的5倍，算得 L1=2.175mh,C2=1.28uF。
2、在Multisim软件里：利用仿真—分析—交流小信号分析，并将频率参数中的开始频率设为20 Hz终止频率设为20KHz。
输出里的分析变量设为V(RH)和V(RL)，点击仿真，观察仿真图形，记下两条线的交点对应的横坐标频率。
3、若频率不等于3000Hz，就适当调节C1和L2的值，再仿真，直至交点对应的频率等于3000 Hz或接近3000 Hz为止。
一、含异步清零和同步时钟的四位加法计数器代码如下：module lww(clk,rst,ena,dout,cout); //模块名cnt4binput clk,rst,ena; //输入信号output[3:0]dout; //计数输出output cout; //进位输出reg[3:0]ent; //计数器assign cout=&ent; //进位输出assign dout=ent; //计数器输出always@(posedge clk or negedge rst)beginif(rst==1'b0) //异步清零，低电平有效ent<=4'h0;else if (ena==1'b1) //同步使能计数，高电平有效ent<=ent+1'b1;endendmodule二、Verilog多种方法设计38译码器代码如下：module decoder_38(data_in ,EN ,Y) ;input [2:0] data_in ;input EN ;output [7:0] Y ;reg [7:0] Y ;always @(data_in or EN )beginif (EN == 1)case (data_in )3'b000: Y = 8'b11111110;3'b001: Y = 8'b11111101;3'b010: Y = 8'b11111011;3'b011: Y = 8'b11110111;3'b100: Y = 8'b11101111;3'b101: Y = 8'b11011111;3'b110: Y = 8'b10111111;3'b111: Y = 8'b01111111;default:Y = 8'bxxxxxxxx;endcaseelseY = 8'b11111111;endendmodulemodule decoder_38(out,in) ;input [2:0] in ;output [7:0] out;reg [7:0] out ;always @(in)begincase (in)3'd0: out= 8'b11111110;3'd1: out= 8'b11111101;3'd2: out= 8'b11111011;3'd3: out= 8'b11110111;3'd4: out= 8'b11101111;3'd5: out= 8'b11011111;3'd6: out= 8'b10111111;3'd7: out= 8'b01111111;endcaseendendmodulemodule decode38u2 (data_in ,EN ,Y) ;input [2:0] data_in ;input EN ;output [7:0] Y ;reg [7:0] Y ;always @(data_in or EN )beginif (EN == 1)if (data_in == 3'b000 ) Y = 8'b11111110;else if (data_in == 3'b001 ) Y = 8'b11111101;else if (data_in == 3'b010 ) Y = 8'b11111011;else if (data_in == 3'b011 ) Y = 8'b11110111;else if (data_in == 3'b100 ) Y = 8'b11101111;else if (data_in == 3'b101 ) Y = 8'b11011111;else if (data_in == 3'b110 ) Y = 8'b10111111;else if (data_in == 3'b111 ) Y = 8'b01111111;else Y = 8'bxxxxxxxx;elseY = 8'b11111111;endendmodule三、D触发器及多路选通器的设计D触发器代码：module lww(q,qbar,d,clk,clear);output q,qbar;input d,clk,clear;wire s,sbar,r,rbar,cabar;assign cbar=~clear;assign sbar=~(rbar&s),s=~(sbar&cbar&~clk),r=~(rbar&~clk&s),rbar=~(r&cbar&d);assign q=~(s&qbar),qbar=~(q&r&cbar);endmodule4-1选通器代码：module leiweiwei(out,in0,in1,in2,in3,s1,s0,res,clk); input in0,in1,in2,in3,s0,s1;input res,clk;output out;reg out;always @(posedge clk)beginif(res)out=0;else if(!res)begincase({s1,s0})2'b00:out=in0;2'b01:out=in1;2'b10:out=in2;2'b11:out=in3;endcaseendendendmodule同步计数：module leiweiwei(q,clk,clear);output [3:0] q;input clk,clear;reg [3:0] q;always @(negedge clk )beginq<=4'b0;elseq<=q+1;endendmodule异步计数：module leiweiwei(q,clk,clear);output [3:0] q;input clk,clear;reg [3:0] q;always @(posedge clear or negedge clk ) beginif(clear)q<=4'b0;elseq<=q+1;endendmodule预置法：module leiweiwei(q,clk,clear);output [3:0] q;input clk,clear;reg [3:0] q;always @( negedge clk )beginif(clear)q<=4'b0111;elseq<=q+1;endendmodule静态、动态译码电路设计module lww(a,b,c,d,e,f,g,h,clk,zx,zw); input clk;input[3:0] a,d,g,c,f;input[2:0] b,e;input[1:0] h;output[3:0] zx;output[7:0] zw;reg[7:0] zw;reg[2:0] slip;always@(posedge clk )beginif(slip==100) slip<=4'b000;else slip<=slip+4'b001;endalways@(slip)begincase(slip)4'd0:begin zw=8'b00000000;zx=a;end4'd1:begin zw=8'b00000001;zx=b; end4'd2:begin zw=8'b00000010;zx=c; end4'd3:begin zw=8'b00000011;zx=d; end4'd4:begin zw=8'b00000100;zx=e; end4'd5:begin zw=8'b00000101;zx=f; end4'd6:begin zw=8'b00000110;zx=g; end4'd7:begin zw=8'b00000111;zx=h; enddefault:zw=8'bx;endcaseendendmodule静态module lww(a,b,c,d,e,f,g,h,D3,D2,D1,D0);output a,b,c,d,e,f,g,h;input D3,D2,D1,D0; //输入的4位二进制reg a,b,c,d,e,f,g,h;always @(D3 or D2 or D1 or D0)begincase({D3,D2,D1,D0}) //用case语句进行译码4'd0: {a,b,c,d,e,f,g,h}=8'b1111_1100;4'd1: {a,b,c,d,e,f,g,h}=8'b0110_0000;4'd2: {a,b,c,d,e,f,g,h}=8'b1101_1010;4'd3: {a,b,c,d,e,f,g,h}=8'b1111_0010;4'd4: {a,b,c,d,e,f,g,h}=8'b0110_0110;4'd5: {a,b,c,d,e,f,g,h}=8'b1011_0110;4'd6: {a,b,c,d,e,f,g,h}=8'b1011_1110;4'd7: {a,b,c,d,e,f,g,h}=8'b1110_0000;4'd8: {a,b,c,d,e,f,g,h}=8'b1111_1110;4'd9: {a,b,c,d,e,f,g,h}=8'b1111_0110;4'd10: {a,b,c,d,e,f,g,h}=8'b1110_0111;4'd11: {a,b,c,d,e,f,g,h}=8'b0011_1111;4'd12: {a,b,c,d,e,f,g,h}=8'b1001_1101;4'd13: {a,b,c,d,e,f,g,h}=8'b1111_1101;4'd14: {a,b,c,d,e,f,g,h}=8'b1001_1111;4'd15: {a,b,c,d,e,f,g,h}=8'b1000_1111;4'd16: {a,b,c,d,e,f,g,h}=8'b1111_0111;default: {a,b,c,d,e,f,g,h}=8'bx;endcaseendendmodule1.偶分频偶分频比较简单,假设为N分频,只需计数到N/2－1,然后时钟翻转、计数清零，如此循环就可以得到N（偶）分频。
试验八 8分频器设计与实现一．试验目1．使用ISE软件设计并仿真;2．学会程序下载。
二．试验内容使用ISE软件进行8分频器设计与实现。
三．试验步骤1. 编写文本文件并编译2. 软件仿真3. 进行硬件配置四．试验原理1. ISE软件是一个支持数字系统设计开发平台。
2. 用ISE软件进行设计开发时基于对应器件型号。
注意: 软件设计时选择器件型号是与实际下载板上器件型号相同。
3. 8分频器真值表如图8-1所表示, 其最高位q2输出就是对输入信号8分频。
本试验中用Verilog语句来描述。
图8-1 8分频器真值表（1）新建工程双击桌面上“ISE Design Suite 14.7”图标, 开启ISE软件(也可从开始菜单开启)。
每次打开ISE都会默认恢复到最近使用过工程界面。
当第一次使用时, 因为还没有历史工程统计, 所以工程管理区显示空白。
选择File New--Project 选项, 在弹出对话框中输入工程名称并指定工程路径。
点击Next按钮进入下一页, 选择所使用芯片及综合、仿真工具。
计算机上安装全部用于仿真和综合第三方EDA工具都能够在下拉菜单中找到。
在图中我们选择了Spartan6 XC6SLX16芯片, 采取CSG324封装, 这是NEXYS3开发板所用芯片。
另外, 我们选择Verilog作为默认硬件描述语言。
再点击Next按钮进入下一页, 这里显示了新建工程信息, 确定无误后, 点击Finish就能够建立一个完整工程了。
（2）设计输入和代码仿真在工程管理区任意位置单击鼠标右键, 在弹出菜单中选择New Source命令, 选择Verilog Module输入, 并输入Verilog文件名。
单击Next按钮进入端口定义对话框。
其中Module Name栏用于输入模块名, 这里是count3a, 下面列表框用于端口定义。
Port Name表示端口名称, Direction 表示端口方向(可选择为input、 output或inout), MSB表示信号最高位, LSB表示信号最低位, 对于单信号MSB和LSB不用填写。
三分频扬声器系统分频器电感的精确设计三分频扬声器系统分频器电感的精确设计1 引言扬声器系统的分频器分为前级分频和功率分频2类。
前级分频是前级电路中由电子元件产生的分频，再由各自的功放分别驱动高﹑中﹑低音扬声器系统，如图（1a）所示，属于小信号有源分频。
而功率分频则是由电感、电容、电阻元件构成的位于功放与扬声器之间的无源分频电路，如图（1b）所示。
采用功率分频的扬声器系统结构简单、成本低，而且又能获得很高的放音质量，因而在现代高保真放音系统中应用最为普遍。
其性能的好坏与扬声器的各项指标以及分频电路、电感元件的性能、精度有密不可分的关系，精确计算电感参数便是成功的关键。
2 对分频器电路、元件的要求（1）电路中电感元件直流电阻、电感值误差越小越好。
而且为使频响曲线平坦最好使用空心电感。
（2）电路中电容元件损耗尽可能小。
最好使用音频专用金属化聚丙烯电容。
（3）使各扬声器单元分配到较平坦的信号功率，且起到保护高频扬声器的作用。
（4）各频道分频组合传输功率特性应满足图2所示特性曲线的要求（P0为最大值，P1为对应分频点f1、f2的值）。
分频点处的功率与功率最大值之间幅度应满足P1（=0.3～0.5）P0的范围。
（5）整个频段内损耗平坦，基本不出现“高峰”和“深谷”。
3 分频电感电容参数值的计算下面以三分频分频器为例说明其参数的计算，如图3所示。
1）计算分频电感L1，L2，L3，L4和分频电容C1，C2，C3，C4。
为了得到理想的频谱特性曲线，理论计算时可取：C1=C4，C3=C2，L1=L3，L4=L2，分频点频率为f1，（f2见图2），则分频点ω1=2πf0，ω2=2πf2。
并设想高、中、低扬声器阻抗均相同为RL。
每倍频程衰减12 dB。
2）实验修正C1，C2，C3，C4，L1，L2，L3，L4的值为精确起见，可用实验方法稍微调整C1，C2，C3，C4，L1，L2，L3，L4的值，以满足设计曲线﹙见图2﹚的要求。
EDA 技术实验报告实验项目名称：数控分频器的设计实验日期：2012年6月11日实验成绩：实验评定标准：一、实验目的学习数控分频器的设计、分析和测试方法二、实验器材电脑一台、GW48 EDA/SOPC试验箱。
三、实验内容（实验过程）实验内容1：数控分频器的功能就是当输入端给定不同的输入数据时，将对数据的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
在实验系统上硬件验证该程序的功能，选择电路模式1，键2和键1负责输入8位预置数D，CLK由clock0输入，频率选择65536hz或更高，输入frout接扬声器spker。
编译后下载进行测试改变键2/键1的输入值，可听到不同的声音步骤：1）打开软件，选择菜单file—>new,在弹出的new对话框中选择Device Design Files 的VHDL File项，按OK键后进入VHDL文本编辑方式。
根据给出的数控分频器的参考程序完成文本编辑。
2）将其另存为与实体名一致的文件，以确保后续的编译能够正常进行。
然后在将该文件置顶，并进行编译。
3）编译完成后，对其进行仿真，建立波形文件。
再次进行编译（否则进行仿真的时候会报错），编译完成后即可进行仿真。
分析得到的结果。
四、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dvf isport(clk:in std_logic;d:in std_logic_vector(7 downto 0);fout:out std_logic );end dvf;architecture one of dvf issignal full:std_logic;beginp_reg:process(clk)variable cnt8:std_logic_vector(7 downto 0);beginif clk'event and clk='1' thenif cnt8="11111111"thencnt8:=d;full<='1';else cnt8:=cnt8+1;full<='0' ;end if;end if;end process p_reg;p_div: process(full)variable cnt2:std_logic;beginif full'event and full='1' thencnt2:=not cnt2;if cnt2='1'then fout<='1';else fout<='0'; end if;end if;end process p_div;end one;五、实验仿真、结果及分析波形分析：在上图中，clk是输入脉冲信号，设定为10000MHz；d为7位输入端，而fout是分频器的输出端。
利用一个软件帮你设计一下，高人请指点============= 分频器设计=============您选择的是二阶(-12dB/oct)分频网络分频点＝3500 Hz低音单元分频点阻抗＝8 Ω高音单元分频点阻抗＝8 Ω+────L1──┬──┐││+C1 Bass││-- ───────┴──┘+ ────C2──┬──┐││-L2 High││+- ───────┴──┘L1 = 0.68 mHC1 = 5.29 uFL2 = 0.40 mHC2 = 3.09 uF理论上是这样了，楼上的没错。
看参数5寸单元有90DB的灵敏度有点不可信，我推荐的分频是-12dB在-3DB交叉的，看元件就是C1=C2 L1=L2，记得银笛FQ1就是C1=C2=4.7UF，电路很简单就4个元件，如果喇叭是8欧分频点就是3K。
没有别的原因，就是这样的的电路是理论值，也是看得明白的，日后高音要衰减，或者加RC补偿，或者改分频点都很方便。
分频器正在找链接，找到了发给你分频器所使用的电感线圈一般分为空芯线圈和铁芯线圈两大类；而铁芯线圈又分为真铁芯和铁氧体芯两类。
传统的分频器由电容电感以及高音衰减电阻R等元器件组成。
如图L1、C1组成低通滤波器作用是只保留音频信号中的低频部分去驱动低音扬声器单元。
L2、C2组成高通滤波器作用是只保留音频信号中的高频部分去驱动高音单元。
图例2计算公式……L=R/6.28xf,式中R等于分频点上喇叭阻抗值，f等分频频率。
假如分频点选3000Hz：实测中低频喇叭阻抗为8ΩL=8Ω/6.28X3000hz=0.43毫亨电容C=1/6.28×f×RC=1/6.28×3000×8=1/150720=1÷150720=6.6µf。
班级：学号：姓名：
实验三数控分频器设计
【实验目的】
1．设计实现一个根据不同的输入，将时钟信号进行分频
2．掌握分频计数器类型模块的Verilog描述方法；
3．学习设计仿真工具的使用方法；
4．学习层次化设计方法；
【实验内容】
1．用Verilog 语言设计带计数允许和复位输入的数控分频器。
2．编制仿真测试文件，并进行功能仿真。
3．下载并验证分频器功能
【实验原理】
班级：学号：姓名：
班级：学号：姓名：
班级：学号：姓名：
班级：学号：姓名：
【程序源代码】（加注释）
module FIN(CLK,RST,D,fout,pfull);
input CLK,RST;
output fout,pfull;
input [7:0] D; reg fout,pfull;
reg [7:0] cnt;
always@(posedge CLK or posedge RST)
begin
if(RST) cnt=8'h00;
else if(cnt==D)
班级：学号：姓名：begin
cnt=0;
pfull=1;
end
else
begin
cnt=cnt+1;
pfull=0;
end
end
always@(posedge pfull)
fout=~fout;
endmodule
【仿真和测试结果】
班级：学号：姓名：
【实验心得和体会】。
6. 偶数分频器的设计rate=even（偶数），占空比50%设计原理：定义一个计数器对输入时钟进行计数，（1）在计数的前一半时间里，输出高电平，（2）在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。
例如，设计一个6分频电路。
对什么计数？①计数值为0~2输出高电平，②计数值为3~5输出低电平。
上升沿计数一个计数周期0112分频module divder_even(clkin,clkout);parameter n=2;input clkin;output clkout;integer cnt;reg clkout;always@(posedge clkin)beginif(cnt<n-1) cnt<=cnt+1;else cnt<=0;endalways@(cnt)beginif(cnt<n/2) clkout<=1'b1;else clkout<=1'b0;end endmodule计数过程判断赋值过程module divder_even(clkin,clkout);parameter n=2;input clkin;output clkout;integer cnt;reg clkout;always@(posedge clkin)beginif(cnt==n/2-1)begincnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule 2分频分析4分频分析二分频四分频知识小结1.移位寄存器的verilog描述。
2.偶数分频的verilog描述。
作业1.设计一个5位串入并出的移位寄存器。
Clear ：同步清零；clkin ：时钟输入；databit ：位输入y[4..0]并行数据输出；2.设计一个4位并入串出的移位寄存器Clear ：同步清零；clkin ：时钟输入(移位)；dataIn ：并行数据输入，y ：串行数据输出。
分频器的设计首先讲一下单元：一般情况下，我们对单元按频率会划分为超高音，高音，中高音，中音，重低音，低音，超低音超高音：負責22kHz以上的頻率高音：負責5000Hz~22kHz頻率.中音：負責1500~5000Hz頻率低音：負責1500Hz以下頻率超低音(增加)負責200Hz以下頻率也有网友提出其他的划分标准以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。
具体的划分是这样的：55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。
这样就很清晰的看出频段的划分了。
110赫兹以下－超低频；110－220赫兹－低频；220－440赫兹－中低频；440－880赫兹－低中频；880－1760赫兹－中频；1760－3520赫兹－中高频；3520－7040赫兹－高频；7040赫兹以上－超高频。
还有两种频段划分方法以“E”音划分-20 次低频20-40 极低频40-80 低频下段80-160 低频上段160-320 中频下段320-640 中频中段640-1280 中频上段1280-2560 高频下段2560-5120 高频中段5120-10240 高频上段10240- 极高频以“C”划分-63 极低频63-125 低频下段125-250 低频上段250-500 中频下段500-1K 中频中段1K-2K 中频上段2K-4K 高频下段4K-8K 高频上段8K- 极高频分频器的主要元件：电阻，电感，电容电阻在分频器中的作用：调整灵敏度电感：其特性是阻挡较高频率，只让较低的频率通过电容：其特性与电感刚好相反，也就是阻挡频率通过电容器：当电容器两端加载电压的时候，两端就会感应并存储电荷，所以电容器是一个临时的储存电能的器件，当电容器两端电压变化很快的时候【即高频】，由于电压变化太快导致两端感应电荷也同步地变化，也就等效于有电流流过电容器，而当频率很低的时候，电容器两端电压变化很慢，近似没有电流流过。
所以说电容器是阻低频通高频的。
线圈[电感]：当有电流通过的时候，如果电流的大小和方向发生变化，线圈会产生感应电动势【电压】，它与原来的电压方向相反，即线圈是阻碍变化的电流通过的，当电流变化很快的时候，线圈产生的负电压会很大【根据公式伏电压和频率成正比】，所以线圈是阻高频通低频的。
【因为频率很低的时候近似负电压很低或为0，即可以让低频电流顺利通过】所以音箱分频器采用了上图结构，具体分析：连接高音喇叭的电路：让电流先流过电容器，阻止低频，让高频通过，并且喇叭与一个线圈并联，让线圈产生负电压，那么这个电压对于高音喇叭来说正好是一个电压补偿，于是可以近似地逼真还原声音电流。
连接低音喇叭电路：电流先流过线圈，这样高频部分被阻止，而低频段由于线圈基本没有阻碍作用而顺利通过，同样，低音喇叭并联了一个电容器，就是利用电容器在高频的时候产生一个电压来补偿损失的电压，道理和高音喇叭端是一样的。
可以看出，分频器充分利用的电容器和线圈的特性达到分频。
但是，线圈和电容器在各自阻碍的频率段内终究还是消耗了电压的，所以电路分频器会损失一定的声音，其补偿措施也有很多，由于笔者知识不够，难以说的很清楚。
而电子分频就解决了这个问题，当声音输入到功放之前就先分频，然后对不同的频段使用专门的放大电路进行放大，这样的话声音失真小，还原逼真。
但是电路复杂，造价昂贵以前以为 2阶就是2路，所以也说一下概念，免得初烧的网友跟我以前一样理解分频器的“路”，也就是分频器可以将输入的原始信号分成几个不同频段的信号，我们通常说的二分频、三分频，就是分频器的“路”。
分频器的“阶”，也称“类”。
一个无源分频器，本质上就是几个高通（电容）和低通（电感）滤波电路的复合体，而这些滤波电路的数量，就是上面所说的“路”。
但是在每一个滤波电路中，还有更精细的设计，换句话说，在每一个滤波电路中，都可以分别经过多次滤波，这个滤波的次数，就是分频器的“阶”。
因此有“双路一阶分频器”，“双路二阶分频器”。
ww61032009-7-30 16:43:07扬声器的构造原理a1.jpga3.gifa2.gif a4.gif从世界上最简单的分频器开始慢慢往复杂了说：2路1阶分频2路2阶分频2路3阶分频2路4阶分频3路1阶分频3路2阶分频3路3阶分频3路4阶分频什么样的单元，用几阶分频，原理是什么，效果怎么样，这是淫者见淫的，也请大家提提自己的看法单元灵敏度调整单元某频段增益，衰减更为复杂的请老烧们补充。
2路当然是高音，低音根据电感和电容的工作原理，在高音电路中串一个高通（电容C，把低频的信号过滤掉），在低音的电路中串一个低通（电感L，把高频过滤掉）C=0.159 / RH FL=RL / 6.28 F式中的:RH = 高音阻抗值RL = 低音阻抗值F = 分頻點当然参数是可以微调的，就和我们用电视搜信号一样，从模糊的图像慢慢变清晰，然后再慢慢变模糊的过程。
1.gif先人2路2阶的几种不同参数搭配宁克-锐C1 = 0.0796 / RH F L1 = 0.3183 RL / FC2 = 0.0796 / RF F L2 = 0.3183 RH / F贝塞尔C1 = 0.912 / RH F L1 = 0.2756 RL / FC2 = 0.0912 / RL F L2 = 0.2856 RH / F巴特沃斯C1 = 0.1125 / RH F L1 = 0.2251 RL / FC2 = 0.1125 / RL F L2 = 0.2251 RH / F契比雪夫C1 = 0.1592 / RH F L1 = 0.1592 RL / FC2 = 0.1592 / RL F L2 = 0.1592 RH / F式中的:RH = 高音阻抗值RL = 低音阻抗值F = 分頻點2.gif上面多次提到阻抗。
我就已我理解的历程来说，以前一直停留在直流电的世界里，把阻抗理解为电阻。
所以认为单元上大多印有4欧，6欧，8欧，就是它们的恒定电阻，所以看到阻抗曲线的时候自己傻了，电阻怎么会变？阻抗=元件本身的直流电阻+感抗（电感对电流变化的阻碍作用）向量（向量就是有方向性的，有正负的）值+容抗（电容对电流变化的阻碍作用）的向量值。
每一个额定电感量和额定电容量的电感和电容对某一个频率的信号变化的阻碍作用是不一样的，所以在信号的频率发生变化的时候，单元的阻抗就会呈现出曲线。
因为单元的音圈本身就是一个电感，电感当然自身也有直流电阻。
一般来说高音单元的阻抗曲线较为平直，低音单元在某一个频段的阻抗会表现出明显的峰值。
因此低音在分频电路中总是需要被特殊照顾。
当然设计是建立在参数的基础上的，很多参数是建立在测量的基础上的，本贴着重探讨的是设计。
当然光有测量也无济于事，对于一个单元，测量出它的频响曲线不完美，我们可以通过设计激励或衰减电路来改善它的不完美。
因为我们毕竟不是每个人都有很多米，可以随便买大厂比较完美的单元。
楼主的频段划分出处？看到有人说：音响的高频是指那些频段？低频又是指那些频段？各个频段都是包含什么样的频率范围？可能有些人就概念模糊，或者说法不统一了，下面我来给大家讲解一下，把概念搞清楚。
音响其实是和音乐密切相关的，音乐上，以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。
具体的划分是这样的：55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。
这样就很清晰的看出频段的划分了。
110赫兹以下－超低频；110－220赫兹－低频；220－440赫兹－中低频；440－880赫兹－低中频；880－1760赫兹－中频；1760－3520赫兹－中高频；3520－7040赫兹－高频；7040赫兹以上－超高频。
既然多次提到频响曲线，就来说说频响的概念。
因为这个概念延伸出来的内容比较复杂，我搜索了搬过来。
在电子学上用来描述一台仪器对于不同频率的信号的处理能力的差异。
同失真一样，这也是一个非常重要的参数指标。
一个“完美”的交流放大器，应该在频响指标上具有如下的素质：对于任何频率的信号都能够保持稳定的放大率，并且对于相应的负载具有同等的驱动能力。
显然这在目前技术水平下是完全不可能的，那么针对不同的放大器就有了不同的“前缀”，对于音频信号放大器（功率放大器或者小信号放大器）来说，我们还应该加上如此的“前缀”：在人耳可闻频率范围内以及“可能”影响到该范围内的频率的信号。
这个范围显然缩小了很多，我们知道，人耳的可闻频率范围大约在20～20KHz，也就是说只要放大器对这个频率范围内的信号能够达到“标准”即可。
实际上，根据研究表明，高于这个频段以及部分低于这个频段的一些信号虽然“不可闻”，但是仍然会对人的听感产生影响，因此，这个范围还要再扩大，在现代音频领域中，这个范围通常是5～50KHz,某些高要求的放大器甚至会达到0.1~数百KHz。
但是，上述要求表面上好像是比“完美”低了很多，却仍然是“不可能完成的任务”，目前我们连这样的要求也不可能达到。
于是，就有了“频响”这个指标。
（附言：指标本身就代表着“不完美”，如果一切都“完美”了，指标也就没有存在的理由了。
）放大器有两种失真：线性失真和非线性失真。
我们通常把后者叫做“失真”，而把前者用其它方式表达出来。
非线性失真我们已经知道了是一种什么情况了。
而线性失真就是指频率和相位方面的“误差”，即频率失真和相位失真。
频率失真及其产生原因频率失真是一种“线性失真”，意思是说，发生这种失真时放大器的输出信号波形和输入波形仍然是“相似形”，它不会使放大器对要处理的信号产生“形变”。
一个单纯的频率失真可以看成放大器对于不同频率的信号放大倍数不同，例如，1个十倍放大器，对1KHz的信号的放大倍数是10倍，而对于10KHz的交流信号可能放大倍数就变成了9.99倍，于是，我们就可以说这台放大器有频率失真了。
在电声学上，我们把这种现象称为“频响曲线的不平直”，这里面的“曲线”我们稍对于一台放大器来说，产生频率失真的原因非常多。
和多放大器的内在特性都会影响到这个参数，甚至失真也会插进来一脚（这是测量方法所导致的，后谈）。
总的来说，有如下一些情况会导致频率失真：1、元器件的固有频率特性决定，这是最根本的原因，后面的一些原因实际上都源于这里。
