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设计报告--016---帧同步提取电路的FPGA设计与实现

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帧同步提取电路的FPGA设计与实现

本设计是基于可编程逻辑门阵列（FPGA）用连贯式插入法来实现帧同步电路的设计。采用自顶向下的设计方法，系统顶层设计包括自系统功能分配，内不功能模块的连接和对外的接口关系。根据帧同步器的原理图，先将电路分为识别器，分频器，状态触发器3个大的模块分别设计实现再进行顶层文件设计。具体的设计流程如图1所示：

图1 帧同步电路设计流程

根据流程图可做出顶层文件图。整个帧同步提取电路框图如图2所示 ： 信号输入

巴克码识别器

是否出现7位巴克码 否

是 分频器en＝1

32分频器

识别器是否无输出

否 连续出现6次无输出

同步建立

同步信号输出

图2 帧同步电路的顶层原理图

由顶层原理图可知，帧同步电路的底层有四个子模块：barker子模块，decoder子模块，cnt32子模块和franecontrol子模块。其中barker子模块和decoder子模块共同组成一个巴克码识别器，当一个串行的信息流由codein端口进入电路时，先经barker子模块初步处理变为7位一组的并行信号，随后经decoder子模块对处理后的信息进行判决，决定整个巴克码识别器的输出是“1”还是“0”。cnt32模块其实是一个32分频器。它是一个辅助模块，但同样十分重要。它的工作过程如下：一旦识别器有脉冲输出它也将输出一个相同的脉冲，使系统由捕捉态转为维持态，提示系统建立帧同步。framecontrol子模块具体地完成同步状态的捕捉，维持和抗干扰功能。

按照框图结构，本设计先逐步完成barker模块，decoder模块，cnt32模块和franecontrol模块的设计，然后用顶层模块把他们连接起来，从而完成整个电路的设计。

一． 巴克码识别器的设计

巴克码识别器的功能是将巴克码从信息流中识别出来，由barker子模块和decoder子模块共同组成。其中barker子模块如图3所示：

图3 barker模块

clk为时钟信号，codien为接受信息流端，q[6…0]端输出经barker子模块处理后的7为一组的并行信号。电路仿真图如图4 所示：

图4 barker模块仿真波形

q[0]至q[6]为处理后的7位一组的并行信号，已将其按巴克码规律进行初步处理，即对相应于巴克码0位置上的数进行非运算。选用的巴克码为1110010。

decoder子模块如图5所示：

图5 decoder模块

图5是巴克码识别器的另一个组成部分decoder模块，decoder模块输出巴克码识别结果。以上两个模块组成了一个完整的巴克码识别器。仿真图如图6所示：

图6 decoder模块仿真波形

decoder模块的功能是译码和判决。译码功能：decoder子模块对barker子模块的7位并行输出结果进行译码处理，即将“1111111”译码为“111”；将含一位„0‟的码组译为“110”；其他情况译为“000”。这样做只考虑自动门限为7和6两中情况。在同步未建立时的系统捕捉状态，门限为7，在同步建立后的系统维持状态，门限为6。其目的是减少假同步概率和提高系统的抗干扰性能。判决功能：当译码输出大于或等于6时，该模块输出为„1‟，否则为„0‟。

二．32分频器

图7所示的cnt32子模块就是一个32分频器。本设计中一个信号的长度为32。32分频器的功能就是当帧头输出时，产生一个与巴克码识别器相同的脉冲。

图7 cnt32子模块

核心代码如下：

IF (en='1') THEN

countx<="00000";

co<='1';

ELSIF (clk'EVENT AND clk='1') THEN IF (en='0') THEN

IF (countx="11111") THEN

countx<="00000";

co<='1';

ELSE

countx<=countx+'1';

co<='0';

END IF;

END IF;

END IF;

这是一个不断循环的程序，目的是当en=‘1’时，输出co=‘1’。电路仿真图如图8所示：

图8 cnt32子模块仿真波形

图8中en为一个可随系统状态而变的电平输入，这里相当于巴克码识别器中decoder子模块的判决输出。co端为脉冲输出，clk是时钟信号。虽然有较大的延时，但图中给出了当巴克码识别器有脉冲输出时，co输出端会产生一个相同的脉冲，实现了cnt32子模块的功能。也就是说：系统处于捕捉态时，巴克码识别器检测输入信号的同步码组。由于 decoder子模块的判决功能使他的输出为“1”时，分频器的输出端co也为“1”。

三．同步状态的捕捉和维持

图9 framecontrol模块

framecontrol子模块完成同步状态的捕捉，维持和抗干扰功能。具体程序见附录。

四．顶层设计

顶层原理图如图10所示：

图10 帧同步电路的顶层原理图

设计中的帧同步码选用7位的巴克码：1110010为例，它的仿真波形如图4.11所示：

图11 帧同步电路的仿真波形

图11中clk为一个时钟输入信号，codein作为唯一的一个输入信号，这里对与信号本身所表达的信息不表，由图11可以看出：若在这一信号的头尾个插入一个7位的巴克码：1110010，则输出fsynout会在这段信号的结尾会有一个高电平的标记，帧同步信号提取成功。

由图11仿真波形图可以看出，电路可以提取接受码元中的帧同步信号，并且完全可以抵抗消息码元中的假同步干扰。

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实验十五 帧同步信号提取实验

实验十五 帧同步信号提取实验

15－1 实验十五 帧同步信号提取实验

一、实验目的

1． 掌握巴克码识别原理。

2． 掌握同步保护原理。

3． 掌握假同步、漏同步、捕捉态、维持态的概念。

二、实验内容

1． 观察帧同步码无错误时帧同步器的维持态。

2． 观察帧同步器的假同步现象、漏识别现象和同步保护现象。

三、实验器材

1． 信号源模块

2． 同步信号提取模块

3． 20M双踪示波器 一台

4． 频率计（选用） 一台

四、实验原理

由于数字通信系统传输的是一个接一个按节拍传送的数字信号单元，即码元，因而在接收端必须按与发送端相同的节拍进行接收，否则，会因收发节拍不一致而导致接收性能变差。此外，为了表述消息的内容，基带信号都是按消息内容进行编组的，因此，编组的规律在收发之间也必须一致。在数字通信中，称节拍一致为“位同步”，称编组一致为“帧同步”。在时分复用通信体统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，它可以是一组特定的码组，也可以是特定宽度的脉冲，可以集中插入，也可以分散插入。集中式插入法也称为连贯式插入法，即在每帧数据开头集中插入特定码型的帧同步码组，这种帧同步法只适用于同步通信系统，需要位同步信号才能实现。适合做帧同步码的特殊码组很多，对帧同步码组的要求是它们的自相关函数尽可能尖锐，便于从随机数字信息序列中识别出这些帧同步码组，从而准确定位一帧数据的起始时刻。由于这些特殊码组123{,,,,}nxxxx是一个非周期序列或有限序列，在求它的自相关函数时，除了在时延j＝0的情况下，序列中的全部元素都参加相关运算外；在j≠0的情况下，序列中只有部分元素参加相关运算，其表示式为

jnijiixxjR1)( （15－1）

一种基于FPGA的位同步信号的实现

一种基于FPGA的位同步信号的实现

一种基于FPGA的位同步信号的实现

刘小群

【期刊名称】《新技术新工艺》

【年(卷),期】2011(000)005

【摘 要】同步是通信系统中非常重要的一个实际问题,是保证整个通信系统进行有序而可靠工作的技术支撑.在数字通信系统中,除了载波同步外,还需要实现位同步.实现位同步的方法主要有滤波法和锁相法,位同步锁相法的基本原理和载波同步的原理基本类似.本文设计了一种数字锁相法位同步提取方案,分析了位同步提取原理,阐述了实现方案和模块设计的方法,在MaxplusⅡ下完成编译、综合、仿真、下载到FPGA芯片等功能.仿真及试验表明,设计稳定可靠,且能够满足要求.

【总页数】3页(P28-30)

【作 者】刘小群

【作者单位】宝鸡文理学院,物理与信息技术系,陕西,宝鸡,721016

【正文语种】中 文

【中图分类】TN911

【相关文献】

1.一种基于FPGA精确位同步的设计与实现 [J], 伍建辉

2.一种基于FPGA的硬件开环位同步电路设计与实现 [J], 秦文兵;罗来源;向闻

3.一种新的DTI位同步方法与FPGA实现 [J], 胡玉霞;杨志刚;胡墩

4.一种抗衰落的位同步设计和FPGA实现 [J], 刘丽哲;张德华

5.数字通信系统中位同步信号提取的FPGA实现 [J], 张礼勇;楚鹤 因版权原因，仅展示原文概要，查看原文内容请购买

【开题报告】位同步技术的fpga实现开题报告

【开题报告】位同步技术的fpga实现开题报告

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位同步技术的fpga实现开题报告

篇一：位同步的FPGA实现,论文完整打印版

（XX届）

本科毕业设计（论文）资料

湖南工业大学教务处

XX届

（论文）

第一部分

资料毕业论文 本科毕业设计

（XX届）

本科毕业设计（论文）

XX年5月

摘 要

同步是通信系统中很重要的一个过程，它可以使通信系统更稳定、更可靠、更准确，它是数字通信系统有顺序进行的技术支撑。同步分为位同步、帧同步和载波同步，我们对数字通信信号的同步除了载波同步和帧同步之外，还要进行位同步。位同步也就是保证接收端准确有效抽样判决数字基带信号序列的基础，一般位同步信号从解调后的基带信号中提取出来，同时也可以从已调频带信号当中直接提取位同步信号，一般可以进行一元中央位置采样的决定，最好是在接收元素结束时间采样的决定。位同步有插入导频法（一种外同步法）和直接法（一种自同步法），本文运用了数字锁相法提取位同步电路的方案，以大规模可编程逻辑器件FPGA为主控制器，以VHDL硬件描述语言为主要语言对其进行在线编程，在QuartusⅡ软件工具中进行仿真和调试，以达到功耗低、成本低、效率高的技术要求。

关键词：位同步；数字锁相电路；FPGA；VHDL；QuartusⅡ

ABSTRACT

Synchronization is a very important process in communication system, it can make the

system more stable, more reliable, more accurate, it is the digital communication system has the

同步复接器分接器的FPGA设计与实现毕业论文

同步复接器分接器的FPGA设计与实现毕业论文

word格式.

毕业论文

同步复接器/分接器的FPGA设计与实现

word格式. 一. 复接器的设计

本设计采用了将复接器通过软件来实现，尽可能用软件来实现更多的硬件电路[18~19]。在FPGA设计中采用了分层设计，顶层为整个系统的原理框图(见图1)，框图中包含了构成同步数字复接器的主要模块，然后按各模块的功能分别进行设计[20]。

图1 四路同步复接器的VHDL建模框图

图1的四路同步复接器框图由分频器、码控制器、时序产生器、码产生器、输出电路等模块组成[21~22]。分频器模块的作用是用来产生一个256KHZ的时钟信号，码控制器模块的作用是通过三个地址控制端来控制码发生器的码字依次输出，时序发生器模块的作用是产生四路时序来控制四路信号的输出，码产生器模块的作用是将八路并行输入码通过串行输出，输出电路模块的作用是用一个三态门来控制四路信号分时输出，从而实现复接功能。复接器的VHDL设计根据所划分的几大模块分别用VHDL语言去描述，最后用元件调用语句和例化语句将它们连接起来。 时钟 分频器 内码控制器 内码产生器

内码产生器

内码产生器

内码产生器

输出电路

时序发生器

word格式. 1. 分频器

分频器实际是一个计数器，在本设计中，其作用是将由晶体震荡电路产生的4096KHZ的方波信号进行分频，其16分频(即256KHZ时钟)输出端作为码控制器的控制输入端。其建模流程图如图2所示。

图2 16分频计数器流程图

分频器的VHDL描述程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;