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一些VERILOG例题

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1 Verilog HDL描述例子 1. 组合电路的例子 例1 4选1数据选择器（if叙述）。 module mux (a, b, c, d, s, o); input a,b,c,d; input [1:0] s; output o; reg o; always @(a or b or c or d or s) begin if (s == 2'b00) o = a; else if (s == 2'b01) o = b; else if (s == 2'b10) o = c; else o = d; end endmodule

例2具有三态缓冲4选1数据选择器。 module mux (a, b, c, d, s, o); input a,b,c,d; input [3:0] s; output o; assign o = s[3] ? a :1'bz; assign o = s[2] ? b :1'bz; assign o = s[1] ? c :1'bz; assign o = s[0] ? d :1'bz; endmodule

例3 采用case语句描述的3-8译码器，输出高电平有效。 module mux (sel, res); input [2:0] sel; output [7:0] res; reg [7:0] res; always @(sel or res) begin case (sel) 3'b000 : res = 8'b00000001; 3'b001 : res = 8'b00000010; 3'b010 : res = 8'b00000100; 3'b011 : res = 8'b00001000; 3'b100 : res = 8'b00010000; 3'b101 : res = 8'b00100000; 3'b110 : res = 8'b01000000; 2

default : res = 8'b10000000; endcase end endmodule

例4 进位输入与输出的8位加法器 module adder(A, B, CI, SUM, CO); input CI; input [7:0] A; input [7:0] B; output [7:0] SUM; output CO; wire [8:0] tmp; assign tmp = A + B + CI; assign SUM = tmp [7:0]; assign CO = tmp [8]; endmodule

例5 8位比较器 module compar(A, B, CMP); input [7:0] A; input [7:0] B; output CMP; assign CMP = A >= B ? 1'b1 : 1'b0; endmodule

2 时序电路的例子 例1 上升沿触发的具有异步置位与时钟使能端的4位寄存器 module li5 (C, D, CE, PRE, Q); input C, CE, PRE; input [3:0] D; output [3:0] Q; reg [3:0] Q; always @(posedge C or posedge PRE) begin if (PRE) Q = 4'b1111; else if (CE) Q = D; end endmodule

例2 具有清除端的4位加法计数器。 module li7 (C, CLR, Q); input C, CLR; output [3:0] Q; reg [3:0] tmp; 3

always @(posedge C or posedge CLR) begin if (CLR) tmp = 4'b0000; else tmp = tmp + 1'b1; end assign Q = tmp; endmodule

例3 具有同步置位的4位减法计数器。 module li8 (C, S, Q); input C, S; output [3:0] Q; reg [3:0] tmp;

always @(posedge C) begin if (S) tmp = 4'b1111; else tmp = tmp - 1'b1; end assign Q = tmp; endmodule

例4 具有异步置位的4位加法计数器。 module li9 (C, ALOAD, D, Q); input C, ALOAD; input [3:0] D; output [3:0] Q; reg [3:0] tmp;

always @(posedge C or posedge ALOAD) begin if (ALOAD) tmp = D; else tmp = tmp + 1'b1; end assign Q = tmp; endmodule

例5 同步置入一个常数的4位加法计数器。 module lia10 (C, SLOAD, Q); input C, SLOAD; output [3:0] Q; reg [3:0] tmp;

always @(posedge C) begin if (SLOAD) tmp = 4'b1010; else tmp = tmp + 1'b1; end assign Q = tmp; 4

endmodule 例6 具有异步清除端的4位加减计数器。 module lia11 (C, CLR, UP_DOWN, Q); input C, CLR, UP_DOWN; output [3:0] Q; reg [3:0] tmp;

always @(posedge C or posedge CLR) begin if (CLR) tmp = 4'b0000; else if (UP_DOWN) tmp = tmp + 1'b1; else tmp = tmp - 1'b1; end assign Q = tmp; endmodule

例7 控制信号t控制置数与减法计数的100进制计数器。 module count(clk,t,td,qq1,qq2); //t控制置数与计数，td减计数到0时，td=1 input t,clk; output td; output [3:0] qq1,qq2; //qq2是高4位，qq1是低4位 wire [3:0] qq1,qq2; reg td; reg [7:0] qq; assign{qq2,qq1}=qq; always @ (posedge clk or negedge t) begin if (t==0) begin qq<=99; td<=0; end else if ((t==1) && (qq >=1)) begin qq <=qq-1; td<=0; end else td <=1; end endmodule

例8 正沿触发、串入、串出的8位左移移位寄存器 module shift (C, SI, SO); input C,SI; output SO; reg [7:0] tmp; always @(posedge C) begin tmp = tmp << 1; tmp[0] = SI; end assign SO = tmp[7]; endmodule 5

例9 负沿触发，串入、串出、左移、具有时钟使能的移位寄存器 module shift (C, CE, SI, SO); input C,SI, CE; output SO; reg [7:0] tmp; always @(negedge C) begin if (CE) begin tmp = tmp << 1; tmp[0] = SI; end end assign SO = tmp[7]; endmodule

例10正沿触发，串入、串出、左移、具有异步清除的移位寄存器 module shift (C, CLR, SI, SO); input C,SI,CLR; output SO; reg [7:0] tmp; always @(posedge C or posedge CLR) begin if (CLR) tmp = 8'b00000000; else begin tmp = {tmp[6:0], SI}; end end assign SO = tmp[7]; endmodule

例11正沿触发，串入、串出、左移、具有同步置位的移位寄存器 module shift (C, S, SI, SO); input C,SI,S; output SO; reg [7:0] tmp; always @(posedge C) begin if (S) tmp = 8'b11111111; else begin tmp = {tmp[6:0], SI}; //移位

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Verilog-教程(第三版)夏闻宇-第三部分练习题答案

Verilog-教程(第三版)夏闻宇-第三部分练习题答案

Verilog-教程(第三版)夏闻宇-第三部分练习题答案1． 设计一个字节（8位）的比较器，要求：比较两个字节的大小，如a ［7：0］大于b ［7：0］，则输出高电平，否则输出低电平；并改写测试模型，使其能进行比较全面的测试。

模块源代码：测试模块的源代码：`timescale 1ns / 1ps module t; reg [7:0] a; reg [7:0] b; reg clock; wire out; initial begin a = 0; b = 0; clock=0; endmodule compare(out,a,b);input [7:0] a,b;output out;reg out; always @(a or b)begin if(a>b) out=1;else out=0;end endmod ule仿真结果：由图有：当a=8＇01100101，b=8＇00010010（即a>b时），输出out为高电平；当a=8＇00000001,b=8＇00001101(即a<b时)，输出out为低电平，故满足要求。

2.依然作clk_in的2分频clk_out，要求输出时钟的相位与上面的1/2分频器的输出正好相反。

编写测试模块，给出仿真波形。

书上1/2分频器时序波形模块源代码：测试模块源代码：module fdivision(re set,F10M,F50 0K);inputreset,F10M; output F500K; reg F500K; reg [7:0] j; always@(posedge `timescale 1ns / 100ps`define clk_cycle 50module fdivision_Top;reg reset;reg F10M_clk;wire F500K_clk;always #`clk_cycle F10M_clk=~F10M_clk;initial beginreset = 1;仿真波形：4.在blocking 模块中按如下两种写法，仿真与综合的结果会有什么样的变化？作出仿真波形，分析综合结果。

2023年常见面试笔试题verilog程序库

2023年常见面试笔试题verilog程序库

加减法module addsub( input [7:0] dataa,input [7:0] datab,input add_sub, // if this is 1, add; else subtractinput clk,output reg [8:0] result );always @ (posedge clk)beginif (add_sub) result <= dataa + datab; //or "assign {cout,sum}=dataa+datab;"else result <= dataa - datab;endendmodule四位旳全加法器.module add4(cout,sum,a,b,cin)input[3:0]a,b; input cin;output [3:0] sum; output cout;assign {cout,sum}=a+b+cin;endmodule补码不仅可以执行正值和负值转换，其实补码存在旳意义，就是防止计算机去做减法旳操作。

1101 -3 补+ 1000 801015假设-3 + 8，只要将-3 转为补码形式，亦即0011 => 1101，然后和8，亦即1000 相加就会得到5，亦即0101。

至于溢出旳最高位可以忽视掉。

乘法器module mult(outcome,a,b);parameter SIZE=8;input[SIZE:1] a,b;output reg[2*SIZE:1] outcome;integer i;always @(a or b)begin outcome<=0;for(i=0,i<=SIZE;i=i+1)if(b[i]) outcome<=outcome+(a<<(i-1));endendmodule另一种乘法器。

在初始化之际，取乘数和被乘数旳正负关系，然后取被乘数和乘数旳正值。

Verilog的135个经典设计实例

Verilog的135个经典设计实例

Verilog的135个经典设计实例1、立即数放大器：立即数放大器是一种用于将输入电平放大到更高电平的电路，它可以实现任意输入到输出的映射，并且可以在Verilog中使用。

立即数放大器的Verilog实现如下：module immedamp(in, out);input in;output out;reg [3:0] immed;assign out = immed[3];begincase (in)4'b0000: immed = 4'b1000;4'b0001: immed = 4'b1001;4'b0010: immed = 4'b1010;4'b0011: immed = 4'b1011;4'b0100: immed = 4'b1100;4'b0101: immed = 4'b1101;4'b0110: immed = 4'b1110;4'b0111: immed = 4'b1111;4'b1000: immed = 4'b1000;4'b1001: immed = 4'b1001;4'b1010: immed = 4'b1010;4'b1011: immed = 4'b1011;4'b1100: immed = 4'b1100;4'b1101: immed = 4'b1101;4'b1110: immed = 4'b1110;4'b1111: immed = 4'b1111;endcaseendendmodule2、多路复用器：多路复用器是一种用于将多个输入选择转换为单个输出的电路，它可以实现由多种方式选择的输出，并可以使用Verilog实现。

Verilog练习参考答案

Verilog练习参考答案

一、问答题1、下面哪些是正确的用户定义的标识符？对错误的标识符，指出其错误的原因。

1）Help √2）2nd_item Χ，以数字2为首3）casex Χ，casex是verilog语句，为关键字4）integer Χ，integer是verilog语句，为关键字5）_na36me √6）$time √7）module Χ，modul是everilog语句,为关键字8）‘xy_a Χ，不允许出现字符‘9）7tyr Χ，以数字7为首10）myex4 mp Χ，含有空格符2、定义如下的变量和常量1）32位的寄存器变量buf1 reg[31:0] buf1；2）整数age integer age ；3）容量为256单元、字长为16位的存储器memoryreg[15:0] memory[255:0] ;4）长度为32的向量buf2 reg[31:0] buf2 ;5）值为50的参数COUNT parameter COUNT=50 ;3、写出下列表达式的值1） (20==5) ? 8: (26>3) ? 3 : 9 3 2） 9/6 13）4’b0110&4’b1100 0100 4） 4’b0110&&4’b1100 15）4’b0011|4’b1100 1111 6）4’b0011||4’b1100 17） 9%6 3 8）4’b0111>>2 9）4’b0111<<2 1100二、读程序，回答相关问题：1、module a1(a,b,sel,out) ;input [3:0] a,b ; input [1:0] sel ;output [3:0] out ;always @(a or b or sel)case (sel)2’b00 : out=a+b ;2’b01 : out=a ;2’b10 : out=b2’b11 : out=a-b ;endcase;endmodule若输入1）a=s’b0111 b=4’b0100 sel=2’b00 问输出out= 1011；2）a=s’b1011 b=4’b0100 sel=2’b01 问输出out= 1011；3）a=s’b1011 b=4’b0100 sel=2’b10 问输出out= 0100；4）a=s’b1011 b=4’b0100 sel=2’b11 问输出out= 0111 .2timescale 100ns/10nsmodule gete2( a,b,out) ;input a,b ;output out ;and # (10.46, 5.87) (z,a,b) ;nor # (9.49,5.37) (out,z,a) ;endmodule问：仿真时，当输入a、b从11变到01时，则输出out如何变化？相对a的变化，out的变化延时多少时间？延时1540ns3、module a2( clk,clr,set,a, z) ;input a,clk,clr ;output reg z ;reg[3:0] q ;always @(posedge clk or posedge clr)begin if (clr) q<=4’b0 ;else if (set) q<=4`hf ; else begin q<<1 ; q[0]<=a; end endassign z=q[3] ;endmodule试判断该逻辑电路的逻辑功能；若输入信号set、clr、clk、a的波形如下，试画出输出4、结构描述电路如下，请画出其逻辑电路。