期刊论文翻译一：
一种纳米级的辐射加固CMOS锁存器设计和性能分析
文章英文名称：Design and Performance Evaluation of Radiation Hardened Latches for Nanoscale CMOS
作者：Sheng Lin, Yong-Bin Kim, and Fabrizio Lombardi
第一作者单位：Electrical and Computer Engineering Department, Northeastern University, Boston, United States
原文出版出处:IEEE Transactions on Very Large Scale Integration (VLSI) Systems, v 19, n 7, p 1315-1319, July 2011
摘要：深亚微米/纳米CMOS电路对外部辐射现象更敏感，有可能导致所谓的软错误的发生。
因此，在纳米级的电路设计中电路的软错误容忍度是有严格要求的。由于传统的容错方法，在电力方面、面积和性能方面耗费大量的成本，存储单元的低功耗加固设计发展（如插销和存储器）越来越重要。本文提出三个新加固设计的CMOS锁存器，工艺尺寸为32纳米，这些电路是基于施密特触发器的，而第三个电路采用了在反馈回路级联配置。级联ST锁存器的临界电荷比传统的锁存器高112％，而面积增加只有10％。一种锁存器新型的设计指标（QPAR）去测试总体设计效果，包括面积、性能、功耗和抗软错误。（QPAR）表明，设计的级联ST锁存器与现有的加固设计方法相比实现多达36％的改进。蒙特卡罗分析了本文中加固锁存器对电压、温度（PVT）的变化曲线。
关键词：电路可靠性，加固锁存器，纳米CMOS工艺，抗辐射加固，稳健设计。
一、简介INTRODUCTION
由于纳米技术从探索到工业实践发展迅速，纳米电路的操作已被广泛地进行了分析。为了实现较低的VDD和较小的节点电容，电路节点存储的电荷量正在变得越来越小，从而使电路更容易受到外部杂散电压引起的现象的影响，如宇宙射线辐射，由于中子和α粒子。这些高能粒子通过硅产生少数载流子，可能是由源/漏极扩散源收集，从而改变了节点的电压值。这对存储器和锁存器特别有害，影响数据的完整性。就像大多数文献报道的，它可能导致短暂的错误(TFs)。如这个短暂的错误被抽样单元（锁存器）锁存，那么这可能会导致所谓的软错误（SE）。软错误率（误码率）定义为一种（电路或系统）遇到软错误的概率。误码率发生明显的深亚微米高/纳米的CMOS电路。许多逻辑电路容错方法被提出。防止存储器和
锁存器在面积，速度方面的功耗和功率产生TF非常重要。因此，数据的完整性从多方面来说对TF是至关重要。有TF引起的容错影响锁存器，提出了一种对存储器和锁存器的加固设计。
本文的目的是要提出新的低功耗和更高的软错误容忍的抗辐射加固锁存器的CMOS设计在32纳米大小的电路功能。通过解决在最初在[15]中提出更详细的设计问题，本文详细介绍了小说的特征分析和比较现有的硬锁在随着大量模拟技术文献结果发现这些设计配置。耐受性软错误是由于达到一个更高的临界电荷，这也是以较高的性能指标的补充，例如面积减少开销。度量（记为QPAR）评估硬化以及设计等优点的数字延迟，面积（和电力）是比较建议的提出与现有的龙头配置。面积效率的建议的龙头，是相对于传统的硬化锁存根据实际布局。广泛的模拟结果用于评估和比较新设计的有效性。结果表明，该锁报价在32纳米的特征尺寸利用其预测技术文件（相当大的优势）的基础上QPAR。该进程的一个变化的影响评估还提供使用蒙特卡罗模拟。
二、已有加固锁存器EXISTING HARDENED LATCHES
A 参考锁存器Reference Latch
图1显示了一种广泛使用的锁存电路，在本文中称为参考锁存器,D表示锁存输入节点，CLK和NCLK是系统时钟，节点ln1，lo1和nq的是属于闭锁回路内部节点反馈和Q是锁存输出节点。据报道，关键的电荷，只有在有一个最低的Q使得节点可以通过检查确定的具体实验节点估计。一旦被确定，这种模式电荷产生的HSPICE应用到这些节点电流脉冲。实验结果表明，在节点ln1的Q值是节点间ln1，nq的，和lo1最低。此外，这只是之一，其他两个节点Q的十分之一。
B. 现有的设计硬化锁存Existing Hardened Latches Designs
现有的设计硬化锁存大部分通过增加一些节点或在设计他们的实力电容晶体管实现。栅极电容的除了一个关键节点，是最常用的方法之一，硬化CMOS器件。软错误掩蔽使用施密特触发器锁存电路（扫描电镜，锁存器）已经在[7]中提出的。施密特触发器的电压，以便它可以掩盖在输入一个较大的瞬态脉冲滞后的财产。同时，也增加了节点ln1临界电荷，如图中所示。
晶体管M1和M2被添加到引用锁存使施密特触发器。在节点ln1等效栅极电容的增加，从而也增加了在节点ln1关键收费。拆分内部节点的低成本锁存器（单，信用证锁存）已在[6]中提出的。而不是增加节点电容，单仲偕，立法会闩锁采用一种替代方法来强化反馈的节点[6]。在本文中，两个逆变器被添加到单，立法会的[6与参考公平的比较]闩闩锁设计。然而，输入输出延迟恶化的表现，由于晶体管之间的冲突在反馈回路和输入锁存驱动[6]。一种丝氨酸容错路径独家闩锁已被提出[16]。在误码率容错路径独占（STPE）闩锁采用了标准的道路专用锁和一个骰子一样[3]冗余时钟门将实现高误码率容忍。至于STPE锁存器，逆
变器被添加到STPE输出锁存器与参考比较闩锁设计，即逆变器来生成所需的输出。对于STPE 闭锁，冗余电路停止传播到输出节点的故障。但根据后面的手稿，在高功率大面积得的耗费，从而限制了其在设计中的应用。
三、所描述的加固锁存器PROPOSED HARDENED LATCHES
在本节中，提出三种加固锁存器的设计和分析
A. 改良的标准锁存器Modified SEM-Latch
基于触发器加固的锁存器
用于SEM锁存器的的Schmitt触发器电路如图2所示。当时钟clk高时，输入节点D 瞬间高脉冲，因为Schmitt触发器可以压制住输入的小错误。关键电路的的改善可以改进SEM锁存器设计。这个新的设计在图3显示，并且模仿结果参数为采用2.63 fC，32nmCMOS 工艺， 0.9 V电源，温度为室温，而SEM锁存器关键电路采用2.33 fC。所以，临界电荷改善达到13%。
图3 改进的容软错误锁存器设计
B.二选一施密特触发锁存器Alternative Schmitt Trigger Latch
和图1提到的的锁存器很接近，SEM锁存器和修改过的SEM锁存器的ln1结节点都被连接到一个反相器。如图4.加固的基于Schmitt触发器(ST)锁存器。在ST锁存器，节点ln1被连接到包括六支晶体管的Schmitt触发器[9]。当结ln1是低的时，结nq高， M6打开，并且结int2被充电。如果在结的TF从低变到高，改变结nq状态，需要首先在结int2放电。当有一个相反脉冲信号加在节点ln1，一个相似的情景发生。所以，这台Schmitt触发器可能提供更好的容忍能力(强壮)给软体错误由于充电在结int1和int2。提出的锁存器更慢归结于滞后现象。当CLK是低的时，并且NCLK高，反馈环路保留数据，并且Schmitt 触发器配置提供更好的容忍能力(强壮)给软体错误。
