Quartus Prime
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1.设计一款时钟上升沿触发的 D 寄存器
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题目代码以及波形分析
a）编写模块源码
module flipflop(D,Clock,Q);
in put D,Clock;
output reg Q;
always@(posedge Clock) Q=D;
en dmodule
b) 测试模块
'timescale 1n s/1ps
module tb_flipflop;
reg Clock_test;
reg D_test;
wire Q_test; in itial Clock_test=0;
always #20 Clock_test=~Clock_test; in itial D_test=0;
always #77 D_test=~D_test;
flipflop UUT_flipflop(.CIock(Clock_test),.D(D_test),.Q(Q_test)); en dmodule
c) 仿真后的波形截图 input D0,D1,Sel,Clock;
output reg Q;
d) 综合后的RTL 图形
2. 设计一款4bBit 具有并行加载功能的移位寄存器编写模块源码
a) 编写模块源码
module muxdff(D0,D1,Sel,Clock,Q);
每当时钟上升沿到来时，触发器把 D 的信号传给Q
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□-refD
wire D;
assign D=Sel?D1:D0;
always@(posedge Clock)
Q<=D;
endmodule
module shift4(R,L,w,Clock,Q);
input [3:0]R;
input L,w,Clock;
output wire [3:0]Q;
muxdff Stage3(w,R[3],L,Clock,Q[3]);
muxdff Stage2(Q[3],R[2],L,Clock,Q[2]);
muxdff Stage1(Q[2],R[1],L,Clock,Q[1]);
muxdff Stage0(Q[1],R[0],L,Clock,Q[0]); endmodule b) 测试模块
'timescale 1n s/1ps
module tb_shift4;
reg Clock_test;
reg L_test;
reg w_test;
reg [3:0]R_test;
wire [3:0]Q_test;
initial
Clock_test=0;
always #10 Clock_test=~Clock_test;
initial
begin
L_test=1;
#14
L_test=0;
//always #14 L_test=~L_test; end
initial
w_test=0;
always #13 w_test=~w_test;
initial
