PCI4451中文资料

CD4051中文资料第14页精选内容：可订购设备状态 （1）包类型包画画引脚包数量生态计划 （2）铅/球完成 MSL峰值温度 （3） CD4053BPWR活性 TSSOP PW 16 2000无铅 （RoHS）的 CU NIPDAU等级-1-250C-UNLIM （1） 营销状况值定义如下： ACTIVE：推荐 用于新设计的产品设备. LIFEBUY：TI已经宣布CD4051该设备将停产，终身购买期限已经生效. NRND：不建议用于新设计.器件正在生 产中以支持现有客户，但TI不建议使用此部分一个新的设计.预览：设备已被宣布，但尚未投入生产.样品或提供或不提供.停产：TI已 停止生产该设备. （2） 生态计划 - 目前可能无法使用 - 请查阅获CD4051取新的可用性信息和附加信息产品内容细节.无：尚未提供铅 （无铅）.无铅（RoHS）：TI的术语“无铅”或“无铅”是指符合当前RoHS要求的半导体产品对于所有6种物质，包括在均质材料中 铅含量不超过0.1％的要求.在哪里设计焊接在高温下，TI无铅产品适用于特定的无铅工艺.绿色（RoHS＆no Sb / Br）：TI将“绿色”定 义为“无铅”，另外使用不含卤素的包装材料，CD4051包括总产品重量的0.1％以上的溴（Br）或锑（Sb）. （3） MSL，Peak Temp. 根据JEDEC行业标准分类的潮湿敏感度等级和峰值焊料温度. CD4051重要信息和免责声明：本页面提供的信息代表了TI在当时的知识 和信念提供. TI根据第三方提供的信息来了解和信任，CD4051对此不作任何表示或保证这些信息的准确性.正在努力更好地整合来自第 三方的信息. TI已经采取并继续采取合理的步骤提供代表性和准确的信息，但可能没有进行破坏性测试或化学分析来料和化学品. TI和 TI供应商认为某些信息是专有的，因此CAS号码和其他限制信息可能无法发布.在任何情况下，由于此类信息引起的TI责任，均不得超 过本TI出售TI器件的总购买价格给客户每年.包装选项增补 12特别注意事项在使用独立电源的应用中 驱动V DD 和信号输入，V DD 电流能力 应该超过V DD / R L （R L =有效外部负载）. 这个提 供避免永久电流或钳位动作 电源接通或 断开 时 的V DD 电源 CD4051B，CD4052B或CD4053B.图23. CD4052B的典型时分应用 测试电路 和波形 （续） .265 ℃ （SOIC - 仅限引线提示）小心：CD4051超出“绝对大额定值”列出的值可能会导致设备永久性损坏.这是一个压力只有评级和 操作的设备在这些或任何其他条件以上高于本规范操作部分所述的条件并不意味着.注意： 1.封装热阻抗按照JESD 51-7计算.电气规格 这里的常见条件：如果全表为全温度 范围，V SUPPLY =±5V，A V = +1， R L =100Ω，除非另有规定（注3）参数条件 指示温度限制 （ ℃）单位 V IS （V） V EE （V）V SS （V）V DD （V） -55 -40 85 125 25 MIN TYP MAX 信号输入（V IS ）和输出（V OS ）静态装置 当前

64-bit PCI-to-Fibre ChannelHost AdapterTechnical DataHHBA-5101Features•Fibre Channel DataTransfer Rates:–Up to 100 MB/s(Half Duplex)– Up to 200 MB/s(Full Duplex)•GBIC Physical Interface Provides Flexibility forOptical or CopperConnections•Supports Fibre Channel Arbitrated Loop (FC-AL)including Public Loop andFabric (F- and FL-PortLogin)•One or Less PCI BusInterrupt per SCSI I/OOperation•64-bit Universal PCIInterface, Compliant withPCI 2.1•PCI Hot Plug Support •Supports PCI Dual Address Cycles (64-bit PCIAddressing) Workstation and Server Applications•Storage Area Networks (SANs)•Data Warehousing •Clustering•Remote Back-Up•Near On-Line Storage •Video Editing & CAD DescriptionThe HHBA-5101 is a 64-bitPCI-to-Fibre Channel Host BusAdapter for mass storageapplications that require FC-ALor Fabric, Class 3 and SCSI upperlayer protocol handling.At the heart of the HHBA-5101 isthe HPFC-5100 Tachyon TL FibreChannel Interface Controller IC.The Tachyon TL controller isbased on the proven TACHYONhardware state machinearchitecture. This architectureenables performance to scaleproportional to the system CPUresources available and avoidsbottlenecks associated with on-chip processors. The TACHYONarchitecture is also designed torealize the full potential of FibreChannel by providing the highestlevels of concurrency vianumerous independent functionalhardware blocks that enableparallel control, command anddata processing. The result isminimized latency and I/Ooverhead coupled with thehighest levels of parallelism toprovide maximum I/O rates andbandwidth.Software Driver SupportThe HHBA-5101 supports acomprehensive set of softwaredrivers for major OperatingSystems: Microsoft® Windows NT®,Novell NetWare®, SCO UnixWare®,Solaris x86, and an I20 HDM.Additional drivers will be availablesoon.Product OfferingThe HHBA-5101 is available in fiveconfigurations. The HHBA-5101xKis a kit which includes an adaptercard, manual and OS drivers ondiskette. In addition, there are twokit options which include anindustry standard GBIC:HHBA-5101xK-01 with an 850 nmoptical GBIC or HHBA-5101xK-02with an HSSDC Copper GBIC. TheHHBA-5101x and HHBA-5101xPare single and bulk packagedadapters, respectively.SpecificationsFibre Channel OperationFibre Channel Data Rate 1 Gbit/sec, 100 Mbytes/sec (half duplex), 200 Mbytes/sec (full duplex) Topology Arbitrated Loop – Public and Private, Fabric Support (F- and FL-login)Class3Upper Layer Protocol SCSI FCP – On-chip automation of complete SCSI I/OLoop Initialization Completely hardware-based for high availabilityArbitrated Loop Capabilities Loop map, Loop directed reset, Loop broadcastLink Diagnostics Link Status indicators, internal/external loopbackCompliance FC-PH, FC-AL, FC-PLDA, FCP-SCSIPCICompliance PCI Local Bus specification v2.1Rate & Width33 MHz, 64/32-bit PCIBurst Transfer Rate264 Mbytes/second, guaranteed for length of frame, inbound & outbound at64-bit, 33 MHzDual Address Cycle Support YesAdditional PCI Features Zero wait state multiple cache line bursting capable up to full frame size,32-byte cache lineTachyon TL Architectural FeaturesComplete Hardware-based Design Numerous independent functional blocks concurrently processing inbounddata, outbound data, control and commands in hardwareSix DMA channelsAutomation of complete I/O on-chip in hardwareResults in lowest latency & I/O overhead and highest levels of parallelism Physical and EnvironmentalPCB Size Universal PCI short cardPCB Power9 W max, 6 W typical at 5 V ±5%Supply Voltage 5 V ±5%Operating Temperature Range0º to 55º Centigrade (no airflow)Storage Temperature Range–40º to 70º CentigradeRelative Humidity Up to 90% (non-condensing)Operating System SupportMicrosoft Windows NT (x86)NT 4, Windows 2000Novell NetWare 4.2 NWPA, 5.0 NWPASCO UnixWare7.0Solaris x867.0I20 HDM 1.5CertificationsFCC Class B*US/FDA/CDRH Laser AEL Class I (21CFR)CE*TÜV Rheinland Laser AEL Class 1 (EN60825-1+A11)VCCI ITE ClassC-TICK (AZ/NZS 3548)*Note: Applies to HHBA-5101xK-01 (with 850 nm optical GBIC inserted).Data subject to change.Copyright © 1999 Agilent Technologies, Inc.Obsoletes 5968-2345E5968-6410E (11/99)。

有关FPGA配置方案和先进更多信息 功能,请参考相应FPGA系列章 配置手册.
nCS and OE
Altera增强配置器件是单器件,高速, 非常高密度FPGA高级配置解决方案.核心 增强结构装置分为两大块,一个 配置控制器和快闪存储器.闪速存储器是用来 对于由一个或一个以上Altera系统存储配置数据 FPGA.快闪存储器未使用部分可被用来存储处理器代码或数据, 可以经由外部闪存接口进行访问之后FPGA配置完成.
自配置数据相同量带宽占用更少
空间中压缩后闪存.由于Stratix配置 数据压缩率是大约2时,有效读 带宽增加一倍至约320 Mbps.
DQ[], at
最后,配置控制器还期间管理错误
组态.一个
CONF_DONE 当对FPGA不DE-发生错误
断言其 CONF_DONE 最后一位后内64 DCLK周期信号
自动重启配置错误后,
选项​在FPGA启用
它释放其
nSTATUS 后复位超时周期和信号
控制器尝试重新配置FPGA.
后FPGA配置过程完成时,控制器驱动
DCLK 低,并且
数据[] 引脚高.此外,控制器三
指出其内部接口闪存,使闪光灯地址和控制线内部弱上拉,并且使总线防护
持电路闪存数据线.
以下各节简要介绍增强配置设备所支持不同配置方案：FPP,PS和并 发配置.
● 通过外部闪存块/扇区防护护功能
闪存接口
● 支持在EPC16和EPC4设备 ■ 针对远程和本地重构高达页模式支持
八种配置为整个系统
● 兼容Stratix系列远程系统配置
特点
■ 支持字节范围内配置方式快速被动并行（FPP）;
每8位输出数据
DCLK cycle

应用电路使用c1101只需要几个外部组件。推荐的应用电路如图3和图4所示。表14描述了外部组件，表15给出了典型值。偏置电阻或偏置 电阻R171用于设置准确的偏置电流。Balun和RF匹配RF_N/RF_Ppins之间的组件和两个信号连接在一起的点(针对315/433 MHz参考设计[5] 的C131、C121、L121和l131)。L121、L131、C121、L122、C131、C122和l132为868/915 MHz参考设计[6])组成一个balun，将差分rf信号 onCC1101转换为单端RFsignal。直流闭塞需要C124。再加上合适的LC网络,thebaluncomponentsalsotransformtheimpedance匹配一个50Ω天线 (orcable)。表15列出了315 MHz、433MHz和868/915 MHz的建议值。balun和LC滤波器组件的值及其位置对于保持性能的优化非常重要。 我强烈建议遵循CC1101EMreference设计的[5]和[6]。晶体振荡器使用外部晶体和两个负载电容(C81和C101)。详情见52页第27节。额外的 过滤器额外的外部组件(如RFSAW过滤器)可用于提高特定应用程序的性能。电源解耦电源必须正确解耦靠近电源插脚。注意，解耦电容 并不显示在应用电路中。为了获得最佳性能，解耦电容的位置和尺寸非常重要。c1101em参考设计([5]和[6])应密切关注。片上调压器用 c51去耦电容与数字部分c81 / c101晶体负载电容的耦合，详见52页第27节sc121 /C131RF balun/匹配电容或sc122rf LC滤波器/匹配滤波电容 (315和433 MHz)。RF balun/匹配电容(868/915 MHz)。C123RF LC滤波器/匹配capacitorC124RF变压器直流阻断capacitorC125RF LC滤波器直 流阻断电容(只需要如果有直流路径在天线)C126RF LC滤波器/匹配电容/ DC-block (868/915 MHz) C127RF LC滤波器/匹配电容(868/915 MHz) L121 L131RF匹配变压器/电感(便宜的多层类型)L122RF LC滤波器/匹配滤波器电感(315和433 MHz)。RF balun/匹配电感器(868/915 MHz)。L124RF LC filter/matching filter电感器(cheap multi-layer type)L125RF LC filter/match filter电感器(cheap multi-layer type) (868/ 915mhz)L132RF balun/match电感器。(便宜的多层式)r171电阻，内部偏置电流参考。XTAL26MHz - 27MHz晶体，详见52页第27节。表14: 外部元器件概述(不含电源解耦电容器) 每增加一个字节(每8个时钟脉冲)。突发访问是区域访问或写访问，必须通过设置CSn高来终止。对于范围为0x30-0x3D的寄存器地址， 突发位用于在状态寄存器之间选择，突发位为1,commandstrobes的突发位为0(参见下面的10.4)。因此，状态寄存器不能使用突发访问， 它们必须一次访问一个。当寄存器字段被无线电硬件(例如MARCSTATE orTXBYTES)更新时，状态寄存器只能被重新读取。10.3 SPI read。例如，假设使用了最大数据量，那么从txbytesread中读取的任何一个数据被破坏的概率大约为80ppm。10.4命令频闪可以被看作是 toCC1101的单字节指令。通过寻址acommand频闪寄存器，将启动内部序列。这些命令用于禁用晶体振荡器，启用应收款，启用唤醒对 电台等。第59页的表34列出了13command strobes。通过传输一个头字节(没有传输任何数据)就可以访问命令频闪寄存器。也就是说，只 写R/W¯位、突发访问位(设置为0)和6位地址位(范围从0x30到0x3D)。R/W¯位可以是1或0，也可以是will行列式，决定statusbyte中的 fifo_bytes_availablefield应该如何解释。当编写命令频闪时，statusbyte被发送到SO pin上。命令频闪之后可以进行任何其他SPI访问，而无 需将CSn拉高。但是，如果正在发出SRES频闪，则必须等待SO再次降低，然后才能发出下一个头字节，如图8所示。命令频闪立即执 行，但SPWD和SXOFF频闪在CSn变高时执行。图8:SRES命令Strobe10.5 FIFO访问64字节TX FIFO和64字节RXFIFO是通过0x3F地址访问 的。当R/W¯位为0时，TX FIFO被访问，当R/W¯位为1时，RX FIFO被访问。TX FIFO是只读的，而RX FIFOis是只读的。突发位用于确定 FIFOaccess是单字节访问还是突发访问。单字节存取方法需要一个头字节，它的突发位被设置为零和一个数据字节。在数据字节之后， 需要一个新的头字节;因此，CSn可以保持低水平。突发访问方法需要一个头字节，然后是连续的数据库，直到通过设置csn high结束访 问为止。以下头字节访问FIFO:•0 x3f:单一字节访问TX FIFO•0 x7f:突然访问TX FIFO•0 xbf:单一字节访问RX FIFO•0 xff:突然访问RX FIFOWhen写作TX FIFO,状态字节(见10.1节)的输出为每个新databyte所以,如图7所示。在向TX FIFO写入数据时，可以使用这个statusbyte 检测TX FIFO下流。注意，在将正在进行的字节写入到tx FIFO之前，状态字节包含bytesfree的数量。当TXFIFO中最后一个字节在SI上传 输时，字节被并发地接收，因此将表明TXFIFO中有一个字节是空闲的。可以通过发出aSFTXcommand strobe来刷新TX FIFO。类似 地，SFRXcommand strobe将刷新RX FIFO。ASFTXor SFRX命令频闪只能在空闲、TXFIFO_UNDERLOW和orRXFIFO_OVERFLOW状态下 发出。当进入睡眠状态时，两个FIFOs都会脸红