74hc595中文资料

描述

74HC59574HC595是硅结构的CMOS器件， 兼容低电压TTL电路，遵守JEDEC标准。 74HC595是具有8位移位寄存器和一个存储器，三态输出功能。

移位寄存器和存储器是分别的时钟。 数据在SHcp的上升沿输入，在STcp的上升沿进入的存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。 移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。

[编辑本段]特点

8位串行输入 /8位串行或并行输出 存储状态寄存器，三种状态 输出寄存器可以直接清除 100MHz的移位频率

[编辑本段]输出能力

并行输出，总线驱动； 串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。

[编辑本段]参考数据

CPD决定动态的能耗， PD＝CPD×VCC×f1+∑(CL×VCC2×f0) F1＝输入频率，CL＝输出电容 f0＝输出频率（MHz） Vcc=电源电压

[编辑本段]引脚说明

符号 引脚 描述 Q0…Q7 15， 1， 7 并行数据输出 GND 8 地 Q7’ 9

串行数据输出 MR 10 主复位（低电平） SHCP 11 移位寄存器时钟输入

STCP 12 存储寄存器时钟输入 OE 13 输出有效（低电平） DS 14 串行数据输入 VCC 16 电源

[编辑本段]功能表

输入 输出 功能 SHCP STCP OE MR DS Q7’ Qn × × L ↓ × L NC MR为低电平时仅仅影响移位寄存器 × ↑ L L × L L 空移位寄存器到输出寄存器 ×

74hc595的引脚功能和作用

描述

74HC59574HC595是硅结构的CMOS器件， 兼容低电压TTL电路，遵守JEDEC标准。 74HC595是具有8位移位寄存器和一个存储器，三态输出功能。 移位寄存器和存储器是分别的时钟。 数据在SHcp的上升沿输入，在STcp的上升沿进入的存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。 移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。

[编辑本段]特点

8位串行输入 /8位串行或并行输出 存储状态寄存器，三种状态

输出寄存器可以直接清除 100MHz的移位频率

[编辑本段]输出能力

并行输出，总线驱动； 串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。

[编辑本段]参考数据 CPD决定动态的能耗， PD＝CPD×VCC×f1+∑(CL×VCC2×f0)

F1＝输入频率，CL＝输出电容 f0＝输出频率（MHz） Vcc=电源电压

[编辑本段]引脚说明

符号 引脚 描述 Q0…Q7 15， 1， 7 并行数据输出 GND 8

地 Q7’ 9 串行数据输出 MR 10 主复位（低电平） SHCP 11

移位寄存器时钟输入 STCP 12 存储寄存器时钟输入 OE 13 输出有效（低电平） DS 14 串行数据输入 VCC 16 电源

74HC595芯片是一种串入并出的芯片,在电子显示屏制作当中有广泛的应用。

74HC595是8位串行输入/输出或者并行输出移位寄存器，具有高阻、关、断状态。

三态。特点 8位串行输入 8位串行或并行输出 存储状态寄存器，三种状态 输出寄存器可以直接清除 100MHz的移位频率 输出能力 并行输出，总线驱动 串行输出；

标准 中等规模集成电路应用 串行到并行的数据转换 Remote control holding register. 描述 595是告诉的硅结构的CMOS器件， 兼容低电压TTL电路，遵守JEDEC标准。

595是具有8位移位寄存器和一个存储器，三态输出功能。 移位寄存器和存储器是分别的时钟。数据在SCHcp的上升沿输入，在STcp的上升沿进入的存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。 移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。

CPD决定动态的能耗， PD＝CPD×VCC×f1+∑(CL×VCC2×f0) F1＝输入频率，CL＝输出电容 f0＝输出频率（MHz） Vcc=电源电压 引脚说明符号引脚描述 内部结构

结合引脚说明就能很快理解 595的工作情况

引脚功能表：

管脚编号 管脚名 管脚定义功能

1、2、3、4、5、6、7、15 QA—QH 三态输出管脚

8 GND 电源地

9 SQH 串行数据输出管脚

10 SCLR 移位寄存器清零端

11 SCK 数据输入时钟线

12 RCK 输出存储器锁存时钟线

13 OE 输出使能

14 SI 数据线

15 VCC 电源端

真值表：

输入管脚

输出管脚 SI SCK SCLR RCK OE

74HC595D中⽂资料_数据⼿册_参数

74HC595; 74HCT595

8-bit serial-in, serial or parallel-out shift register with output

latches; 3-state

Rev. 6 — 12 December 2011Product data sheet

1. General description

The 74HC595; 74HCT595 are high-speed Si-gate CMOS devices and are pin compatible

with Low-power Schottky TTL (LSTTL). They are specified in compliance with JEDEC

standard No.7A.

The 74HC595; 74HCT595 are 8-stage serial shift registers with a storage register and

3-state outputs. The registers have separate clocks.

Data is shifted on the positive-going transitions of the shift register clock input (SHCP).

The data in each register is transferred to the storage register on a positive-going

transition of the storage register clock input (STCP). If both clocks are connected together,

the shift register will always be one clock pulse ahead of the storage register.