基于fpga的fir数字滤波系统设计与实现

基于ＸＣ２Ｖ１０００型ＦＰＧＡ的ＦＩＲ抽取滤波器的设计与实现　一２５一　●应用与设计　基于ＸＣ２ＶＩＯ００型ＦＰＧＡ的ＦＩＲ抽取滤波器的　设计与实现　佟力永，　肖山竹　（国防科技大学ＡＴＲ实验室。湖南长沙４１００７３）　摘要：介绍ＸＣ２Ｖ１０ｏ０型现场可鳊程门阵列（ＦＰＧＡ）的主要特性和ＦＩＲ抽取滤波器的工作原理，重　点阐述用ＸＣ２Ｖ１ｏｏ０实现ＦＩＲ抽取滤波器的方法，并给出仿真波形和设计特点。　关键词：ＦＩＲ抽取滤波器；流水线操作；ＸＣ２Ｖ１０００；现场可编程门阵列　中圈分类号：ＴＮ７ｌ３　．７　文献标识码：Ａ　文章编号：１００６—６９７７（２ｏ０６）０２一ｏ０２５一ｏ４　Ｄｅｓｉｇｎ　ａｎｄ　ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ＦＩＲ　ｄｅｃｉｍａｔｉｎｇ　ｆｉｌｔｅｒ　ｂａｓｅｄ　ｏｎ　Ｃ２Ｖ１０００　ＴＯＮＧ　Ｌｉ－ｙｏｎｇ，ＸＩＡＯ　Ｓｈａｎ—ｚｈｕ　ＴＲ　ｌａｂｏｒａｔｏｒｙ，Ｎａｔｌｏｒ￣Ｕｎｉｖｅｒｓ　ｏｆＤｅｆｅｎｓｅ　Ｔｅｃｈｎｏｌｏｇｙ，Ｃｈａｎｇｓｈａ　４１００７３，Ｃｈｉｎａ）　Ａｂｓｔｒａ￣：Ｔｈｅ　ｍａｉｎ　ｃｈａｒａｃｔｅｒｉｓｔｉｃ　ｏｆ　ＦＰＧＡ　ＸＣ２Ｖ　１　０００　ａｎｄ　ｔｈｅ　ｗｏｒｋｉｎｇ　ｔｈｅｏｒｙ　ｏｆ　ＦＩＲ　ｄｅｃｉｍａｔｉｎｇ　ｆｉｌｔｅｒ　ａｒｅ　ｉｎｔｒｏｄｕｃｅｄ　ｉｎ　ｔｈｉｓ　ｐａｐｅｒ．Ｔｈｅ　ｗａｙ　ｏｆ　ｉｍｐｌｅｍｅｎｔｉｎｇ　ＦＩＲ　ｄｅｃｉｍａｔｉｎｇ　ｆｉｌｔｅｒ　ｗｉｔｈ　ＸＣ２Ｖ１０００　ｉｓ　ｅｍｐｈａｔｉ—　ｃａｌｌｙ　ｅｘｐａｔｉａｔｅｄ　ｏｎ．Ａｌｓｏ　ｔｈｅ　ｓｉｍｕｌａｔｉｏｎ　ｆｉｇｕｒｅ　ａｎｄ　ｄｅｓｉｇｎ　ｃｈａｒａｃｔｅｒｉｓｔｉｃ　ａｒｅ　ｇｉｖｅｎ＋　Ｋｅｙ　ｗｏｒｄｓ：ＦＩＲ　ｄｅｃｉｍａｔｉｎｇ　ｆｉｌｔｅｒ；ｐｉｐｅｌｉｎｉｎｇ；ＸＣ２Ｖ１０００；ＦＰＧＡ　１　引言　抽取滤波器广泛应用在数字接收领域，是数字　下变频器的核心部分。目前，抽取滤波器的实现方法　有３种：单片通用数字滤波器集成电路、ＤＳＰ和可编　程逻辑器件。使用单片通用数字滤波器很方便，但　字长和阶数的规格较少。不能完全满足实际需要。　使用ＤＳＰ虽然简单，但程序要顺序执行，执行速度　必然慢。现场可编程门阵列（ＦＰＧＡ）有着规整的内部　逻辑阵列和丰富的连线资源，特别适用于数字信号　处理，但长期以来，用ＦＰＧＡ实现抽取滤波器比较复　杂，其原因主要是ＦＰＧＡ中缺乏实现乘法运算的有　效结构。现在，ＦＰＧＡ集成了乘法器，使ＦＰＧＡ在数字　信号处理方面有了长足的进步。本文介绍用Ｘｉｌｉｎｘ　公司的ＸＣ２Ｖ１０００型ＦＰＧＡ实现ＦＩＲ抽取滤波器的　设计方法。　２　ＸＣ２Ｖ１０００简介　Ｖｉｒｔｅｘ—ｌＩ系列是Ｘｉｌｉｎｘ公司近几年研发的具有　高性能、高速度和低功耗特点的新一代ＦＰＧＡ，一经　问世就备受界内人士的青睐。该系列ＦＰＧＡ基于ＩＰ　核和专用模块设计，能够为电信、无线电、网络、视频　和数字信号处理领域的应用提供完整的解决方案。　ＸＣ２Ｖ１０００是Ｖｉｒｔｅｘ—ＩＩ家族的一员，具有如下主要　特点：　●ｌｏ０万个系统门；　●４０ｘ３２个可配置逻辑单元（５１２０个ｓｌｉｃｅ）；　●４ｏ个１８ｘ１８　ｂｉｔｓ乘法器，１个工作时钟内即　可完成乘法运算；　●７２０Ｋｂｉｔｓ　ＲＡＭ，可灵活配置（单口、双口、有　使能或无使能等）；　●８个ＤＣＭ（Ｄｉｇｉｔａｌ　Ｃｌｏｃｋ　Ｍａｎａｇｅｒ）模块；　●３２８个用户Ｉ，Ｏ。　此外，Ｘｉｌｉｎｘ公司还提供了功能强大的开发平　台（ＩＳＥ）。开发者可通过该平台完成全部设计。　３抽取滤波器的工作原理　抽取滤波器的工作原理是在滤波过程中实现抽　取。对于抽取率为Ⅳ的抽取滤波器而言，不是每进　入１个新数据就完成１次滤波运算，

文章编号：１００７—１４２３（２０１３）２９—００６４—０４　ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１００７—１４２３．２０１３．２９．０１６　

基于ＦＰＧＡ的ＦＩ　Ｒ数字滤波器的实现★　

陈剑冰　

（华南师范大学物理与电信工程学院，广州５１０００６）　

摘　要：减少系统资源占用．提高运算速度与运算精度一直是ＦＩＲ数字滤波器的研究中的主要课　

题。采用ＶＨＤＬ语言在ＦＰＧＡ上实现一种ＦＩＲ．数学滤波器。该滤波器采用ＣＳＤ—ＲＡＧ编　

码，利用公共因子来构建加法树。相对于传统的乘累加结构与ＤＡ查表法。能大量地降低系　

统资源占用，同时采用整数量化抽头系数，提高数据处理的精度。　

关键词：ＦＩＲ数字滤波器；ＶＨＤＬ语言；ＣＳＤ编码；简化加法图　

０　引言　

ＦＩＲ数字滤波器的输出序列是由输入采样序列与　

滤波器冲激响应序列经卷积得出的结果。卷积运算的　

硬件实现可以分为输入序列延时、序列相乘和乘积累　

和三个部分　现今．国内外研究中ＦＩＲ数字滤波器的　

ＦＰＧＡ实现主要有并行乘法、分布式算法与正则有符号　

数字量编码的方法　

并行乘法器采用加法流水线代替乘法器　虽然能　

取得运算速度上的要求．但是要占用大量的硬件资源　

分布式算法（Ｄｉｓｔｒｉｂｕｔｅｄ　Ａｒｉｔｈｍｅｔｉｃ，ＤＡ）巧妙地将固定　

系数的乘累加（Ｍｕｌｔｉｐｌｙ—Ａｃｃｕｍｕｌａｔｏｒ．ＭＡＣ）运算转化　

成查表运算　分布式算法在完成乘累加时．通过输入数　

据每一位产生的部分积预先相加形成部分积．再对部　

分积累加得到最终结果　

ＣＳＤ编码优化算法主要思想是通过ＣＳＤ编码方　

式改变数字滤波器乘法器的抽头系数．利用编码特性　

减少非零元素的个数．来减少加法器的使用．提高运算　

速度及减少硬件资源　本文通过ＲＡＧ（Ｒｅｄｕｃｅ　Ａｄｄｒｅｓｓ　Ｇｒａｐｈ）算法进一步简化ＣＳＤ编码．然后采用Ａｌｔｅｒａ公　

司的ＦＰＧＡ芯片来实现信号处理中的ＦＩＲ数字滤波器．　

实验证明这是一种ＦＩＲ数字滤波器的较好的设计选　

科技信息　。科教前沿０　ＳＣｌＥＮＣ￣＆ＴＥＣＨＮＯＬＯＧＹ　ＩＮＦＯＲＭＡＴＩＯＮ　２００８年第３６期　

基于ＦＰＧＡ与Ｍａｔｌａｂ的最优ＦＩＲ数字滤波器设计　

徐博　（长春理工大学研究生院０６０３班吉林长春１３００２２）　

【摘要】ＦＩＲ滤波器是一种被广泛应用的基本的数字信号处理部件，针对常用的软、硬件方法设计实现ＦＩＲ滤波器存在的问题，提出采用　Ｍａｄ小的切比雪夫等波纹逼近方法．设计并在ＦＰＧＡ上高速并行实现，严格线性相位ＦＩＲ滤波器的方案。　【关键词】滤波器；ＭＡＴＬＡＢ；切比雪夫等波纹逼近；ＦＰＧＡ　

一、ＦＩＲ滤波器的原理及传统实现　ＦＩＲ数字滤波器的冲激响应ｈ（ｎ）是有限长序列，其系统函数的一　般形式为：　

）：∑ｂ　－　（１）　ｋ＝Ｏ　这种滤波器可用非递归结构来实现。其中Ｍ是ＦＩＲ滤波器的零　点数，即延时节数。最基本的ＦＩＲ滤波器可用下式表示：　

曲：∑　（　一　）　

其中ｘ（ｎ）ｇ输入采样序列，ｈ（ｉ）是滤波器系数，Ｌ是滤波器的系数　长度，ｙ（ｎ）表示滤波器的输出序列。也可以用卷积来表示输出序列ｙ（ｎ）　与ｘ（ｎ）、ｈ（ｎ）的关系。　

图１直接ｌ型ＦＩＲ滤波器结构　

从滤波器的系统函数可知它是恒稳定的，不需要反馈，只要加权　系数ｈ（ｉ）＝ｈ（Ｎ一１一ｉ）（０≤ｉ≤Ｎ一１），ＦＩＲ滤波器就具有严格的线性相位。一　般而言，常用的ＦＩＲ滤波器是线性相位的，即滤波器的系数满足某种对　称性。于是线性相位ＦＩＲ滤波器的输出为：　１　ｙ（ｎ）＝２　＾　）　（ｎ一０＋　（ｎ一＾　ｌ＋　）］　（４）　ｉ－Ｏ　（Ｎ－ｔｖ２一ｌ　＝∑＾（　）　一　）＋　—０ｖ＋１＋ｏ】＋＾｛　Ｌ　｛　一—　『二Ｌ｝　（５）　‘　

公式（４）Ｎ为偶数，公式（５）Ｎ奇数　这样只需要做Ｎｍ（当Ｎ为奇数时为（Ｎ＋１）／２）次而不是Ｎ次乘法就　可以实现滤波器的功能，可以大大地节约硬件资源的消耗，　还可以提高速度。　在一般的工程实际应用中，感兴趣的是线性相位选频　ＦＩＲ滤波器。其优越性在于：（１）在没计中只有实数的运算，也　利于用ＦＰＧＡ实现。（２）不会产生延迟失真（３）长度为Ｎ的滤　波器（阶数为Ｎ—１），它的计算量只有Ｎ／２数量级。因此本文只　讨论用切比雪夫等波纹逼近方法实现严格线性相位的ＦＩＲ　滤波器。　二、用Ｍａｔｌａｂ进行滤波器的设计　ＦＩＲ滤波器ｌ的设计主要有窗函数设计法和频率采样　设计法．但是，这些滤波器的设计还不是最优的。这２种方法　都不易精确控制通带边界频率ｗｐ与阻带边界频率ｗｓ．所　以，在实际应用中具有一定的局限性。而以最大误差最小化　准则支持的切比雪夫逼近法是一种优异的设计方法，易于　精确控制ｗｐ与ｗｓ。　非均匀分布．它在某个频率上误差最大．为使每个频率点上的逼近误　差都满足给定的指标，第２个滤波器必须在有最大误差的频率点上刚　好满足指标．第２个滤波器的阶数一定比第１个滤波器的阶数高．反　之，若在相同的阶数条件下，逼近误差均匀分布的滤波器其最大逼近　误差肯定要小于逼近误差非均匀分布的滤波器；因此逼近误差均匀分　布的滤波器能用最少的阶数达到最佳化．该滤波器即为等波纹滤波　器。　三、ＦＩＲ滤波器的ＦＰＧＡ设计与实现　３．１参数提取设计指标如下：　通带类型：陷波　通带衰减：Ｏ．０１ｄＢ　采样频率：７．５ｋｈｚ　通带边频率１．５７５ｋｈｚ和２．１７５ｋｈｚ　陷波频率：１．８７５ｋｈｚ　阻带衰减：６ＯｄＢ　阶数：８６　根据以上指标，利用Ｍａｔｌａｂ的ｆｄａｔｏｏｌ工具，很容易得到滤波器的　系数ｈ（ｎ），ｆｄａｔｏｏｌ（ｆｉｌｔｅｒ　ｄｅｓｉｇｎ＆ａｎａｌｙｓｉｓ　ｔｏｏ］）是ｍａｔｌａｂ信号处理工具　箱里专用的滤波器设计分析工具．ｍａｔｌａｂ６．０以上的版本还专门增加了　滤波器设计工具箱（ｆｉｌｔｅｒ　ｄｅｓｉｇｎ　ｔｏｏｌｂｏｘ）。ｆｄａｔｏｌ可以设计几乎所有的　基本的常规滤波器，包括缶和．ｉｒ的各种设计方法。它操作简单，方便　灵活。　

第３０卷第３期　２０１２年９月　未　集　裁糍　逼　讯　ＪｌｃＨＥＮＧＤｌＡＮＬＵＴＯＮＧＸＵＮ　Ｖｏ１．３０　Ｎｏ．３　Ｓｅｐ．２０１２　

基于ＦＰＧＡ　ＩＰ核的ＦＩＲ设计与实现　

杨侃刘鹏黄艳辉李贵娇　

（北方通用电子集团有限公司微电子部　苏州　２１５１６３）　

摘要随着数字电路技术的高速发展和高性能ＦＰＧＡ的普及，为解决二频机械抖动偏频激光陀　螺中的因机械抖动带来的信号噪声提供了新的选择和方法。ＦＩＲ滤波器可以满足系统对幅度和相位特　性的严格要求，避免模拟滤波器的温漂和随机噪声等问题，而且具有精确的线性相位和稳定的系统。　ＦＰＧＡ集成开发环境ＱｕａｒｔｕｓⅡ、片内逻辑分析仪等ＥＤＡ工具和免费ＩＰ　Ｃｏｒｅ，同时结合Ｍａｔｈｗｏｒｋｓ公司　的ＭＡＴＬＡＢ软件等开发基于ＦＰＧＡ的ＨＲ数字滤波器系统的方法具有很大优势。针对具体设计案例，　在Ｓｃｏｐｅｌ的显示中，可以明显的看出高频噪声被很好滤除了，同时可以观察到滤波开始存在一定的延　

时现象。　关键词ＦＰＧＡ　ＩＰ　Ｃｏｒｅ数字滤波　

１　引　言　

在二频机械抖动激光陀螺输出的计数信号　中，包含了待测的惯性输出角速率分量和机械抖　动分量。陀螺的机械抖动频率处于３００Ｈｚ左右，　而惯性输出角速率的带宽一般在１００Ｈｚ以下，两　者处于不同的频带内，因而可以考虑通过低通滤　波器将抖动信号去除。随着数字电路技术的高速　发展和高性能ＦＰＧＡ的普及，为解决二频机械抖　

动偏频激光陀螺中的因机械抖动带来的信号噪声　提供了新的选择和方法。　

２　ＦＩＲ数字滤波器设计基础　

数字滤波器有ＦＩＲ滤波器与ＩＩＲ（无限冲击响　应）滤波器之分，由于ＦＩＲ滤波器可以满足系统对　幅度和相位特性的严格要求，避免模拟滤波器的温　漂和随机噪声等问题，而且具有精确的线性相位和　

稳定的系统。考虑到后面的导航解算要求严格的　相位匹配，因此采用ＦＩＲ滤波器来设计系统。　

具有常系数的ＦＩＲ滤波器是一个ＬＴＩ（有限）　数字滤波器。Ｌ阶或者长度为Ｌ的ＦＩＲ，输出对　应于输入时间序列Ｘ［ｎ］的关系由一种有限卷积　数量形式给出，具体肜式如下：　Ｌ一１　Ｙ［ｎ］＝ｘ［ｎ］×ｆ［ｎ］：．　ｘ［ｋ］ｆ［ｎ—ｋ］（１）