基于FPGA乒乓游戏机的设计

５６：　Ｉ工抖ｊ吏２００７￣ｒ－第３期　学术研讨　ＦＰＧＡ的基本设计思想　姜岳臣　（天津大学）　摘要本文详细介绍了两个常用的设计思想与技巧．包括“乒乓操作”和流水线操作方法　关键词可编程门阵列　“乒乓操作”　设计　ＦＰＧＡ是Ｆｊｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ（现场可编程门阵列）　的缩写，代表的是一种可编程逻辑器件，它可以在制造完成后ｆｌＩ用　户根据自己的需要定义其逻辑功能。ＦＰＧＡ包含了一个逻辑单元　（可以是门．也可以是查找表ＲＡＭ）的阵列、触发器以及可编程　的互连线。ＦＰＧＡ的显著特点是有一个窄输入的逻辑单元，使用分　布式互连方案．相对于传统的诸如ＰＡＬ和ＰＬＡ之类的可编程逻辑器　件来说．ＦＰＧＡ的设计更加灵活。本文介绍两个常用的没计思想与　技巧．包括乒乓球操作、流水线操作方法。　１　乒乓操作　“乒乓操作”是—个常常应用于数据流控制的处理技巧，典型　的乒乓操作方法如图１所示。　图１乒乓操作示意图　乒乓操作的处理流程为：输入数据流通过“输入数据选择单　元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任　何存储模块，比较常用的存储单元为双口ＲＡＭ（ＤＰＲＡＭ）、单口　ＲＡＭ（ＳＰＲＡＭ）、ＦＩＦＯ￣。在第一个缓冲周期，将输入的数据流缓　存到“数据缓冲模块１”；在第２个缓冲周期，通过“输入数据选　择单元”的切换，将输入的数据流缓存到“数据缓冲模块２”，同　时将“数据缓冲模块ｌ”缓存的第１个周期数据通过“输入数据选择　单元”的选择，送到“数据流运算处理模块”进行运算处理；在第　３个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数　据流缓存到“数据缓冲模块１”，同时将“数据缓冲模块２”绥存的　第２个周期的数据通过“输入数据选择单元”切换，送到“数据流　运算处理模块”进行运算处理。如此循环。　乒乓操作的最大特点是通过“输入数据选择单元”和“输出数　据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有　停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操　作模块当做—个整体，站在这个模块的两端看数据，输入数据流和　输出数据流都是连续不断的，没有任何停顿．因此非常适合对数据　流进行流水线式处理　所以乒乓操作常常应用于流水线式算法，完　成数据的无缝缓冲与处理　乒乓操作的第二个优点是可以节约缓冲区空问。比如在　ＷＣＤＭＡ基带应用中，１个帧是由１５个时隙组成的，有时需要将１整　帧的数据延时一个时隙后处理，比较直接的办法是将这帧数据缓存　起来，然后延时１个时隙进行处理。这时缓冲区的长度是１整帧数据　长，假设数据速率是３．８４Ｍｂｐｓ，ｌ帧长１０ｍｓ，则此时需要缓冲区长　度是＂ｈｑ４００位。如果采用乒乓操作，只需定义两个能缓冲１个时隙数　据的ＲＡＭ（单ｕＲＡＭ即可）。当向一块ＲＡＭ写数据的时候，从另一　块ＲＡＭ读数据，然后送到处理单元处理，此时每块ＲＡＭ的容量仅　需２．５６０位即可．２块ＲＡＭ］Ｉｌｌ起来也只有５１２０位的容量。　另外，巧妙运用乒乓操作还可以达到用低速模块处理高速数据　流的效果。如图２所示，数据缓冲模块采用了双口ＲＡＭ，并在　ＤＰＲＡＭ后引入了一级数据预处理模块，这个数据预处理可以根据　需要的各种数据运算，比如；Ｉ￣ＥＷＣＤＭＡ｝殳计中，对输入数据流的解　扩，解扰、去旋转等。假没端ｕ　Ａ的输入数据流的速率为　ｌＯＯＭｂｐｓ，乒乓操作的缓冲周期是１０ｍｓ。以下分析各个节点端Ｕ的　数据速率。　图２采用双口ＲＡＭ．并在ＤＰＲＡＭ后引入一级数据　预处理模块实现用低速模块处理高速数据流　Ａ端口处输入数据流速率为１００Ｍｂｐｓ，在第１个缓冲周期　１０ｍｓ内，通过“输入数据选择单元”．从Ｂｌ￣１］达ＤＰＲＡＭ１　，Ｂ１的　数据速率也是ｌＯＯＭｂｐｓ，ＤＰＲＡＭ１要在ｌＯｍｓ内写入１Ｍｂ数据。同　理．在第２个ｌＯｍｓ，数据流被切换到ＤＰＲＡＭ２，端口Ｂ２的数据速率　也是ｌｌＸｌＭｂｐｓ，ＤＰＲＡＭ２在第２个ｌＯｍｓ被写入１Ｍｂ数据。在第３个　ｌＯｍｓ，数据流又切换￣Ｉ］ＤＰＲＡＭ１，ＤＰＲＡＭ１被写入１Ｍｂ数据。　仔细分析就会发现到第３个缓冲周期时，留给ＤＰＲＡＭ１读取数　据并送到“数据预处理模块１”的时间一共是２０ｍｓ。有的工程师困　惑于ＤＰＲＡＭ１的读数时问为什么是２０ｍｓ，这个时间是这样得来　的：首先，在在第２个缓冲周期向ＤＰＲＡＭ２写数据的１０ｍｓ内，　ＤＰＲＡＭ１可以进行读操作；另外，在第１个缓冲周期的第５ｍｓ起（绝　对时间为５ｍｓ时刻），ＤＰＲＡＭ１就可以一边向５００Ｋ以后的地址写数　据、一边从地址０读数，到达１０ｍｓ时，ＤＰＲＡＭ１刚好写完了１Ｍｂ数　据，并且读了５００Ｋ数据，这个缓冲时间内ＤＰＲＡＭ１读了５ｍｓ；在第　３个缓冲周期的第５ｍｓ起（绝对时间为３５ｍｓ时刻），同理可以一边向　５００Ｋ以后的地址写数据一边从地址０读数，又读取了５个ｍｓ，所以　截止ＤＰＲＡＭ１第一个周期存入的数据被完全覆盖以前，　ＤＰＲＡＭ１最多可以读取２０ｍｓ时间，而所需读取的数据为１Ｍｂ，所　以端口Ｃ１的数据速率为：１Ｍｂ／２０ｍｓ＝５０Ｍｂｐｓ。因此，“数据预处　理模块１”的最低数据吞吐能力也仅仅要求为５０Ｍｂｐｓ。同理，　“数　据预处理模块２”的最低数据吞吐能力也仅仅要求为５０Ｍｂｐｓ　换言　之，通过乒乓操作、　“数据预处理模块”的时序压力减轻了，所要　求的数据处理速率仅仅为输入数据速率的１＃２。　通过乒乓操作实现低速模块处理高速数据的实质是：通过　ＤＰＲＡＭ这种缓存单元实现了数据流的串并转换，并行用“数据预　处理模块１”和“数据预处理模块２”处理分流的数据，是面积与速　度互换原则的体现。　２流水线操作设计思想　这里所讲述的流水线是指一种处理流程和顺序操作的’歧计思　想，并非ＦＰＧＡ、ＡＳ１Ｃ设计中优化时序所用的“Ｐｉｐｅｌｉｎｉｎｇ”。　流水线处理是高速设计中的一个常用设计手段。如果某个没计　的处理流程分为若于步骤，而且整个数据处理是“单流向”的，即　没有反馈或者迭代运算，前—个步骤的输出是下一个步骤的输入，　则可以考虑采用流水线没计方法来提高系统的工作频率。　图３流水线设计的结构示意图　流水线设计的结构示意图如图３所示。其基本结构为：将适当　划分的ｉ１个操作步骤单流向串联起来。流水线操作的最大特点和要　求是，数据流在各个步骤的处理从时间上看是连续的，如果将每个　操作步骤简化假没为通过一个Ｄ触发器（就是用寄存器打一个节　拍），那么流水线操作就类似一个移位寄存器组．数据流依次流经　Ｄ触发器，完成每个步骤的操作。流水线没计时序如图４所示。　流水线设计的一个关键在于整个设计时序的合理安排，要求每　个操作步骤的划分合理。如果前级操作时间恰好等于后（转６７页）

乒乓球游戏机EDA课程设计完整版本

本文主要介绍了一款基于FPGA可编程硬件的乒乓球游戏机的设计。本文将重点介绍如何利用FPGA技术来搭建可编程硬件电路，如何使用Verilog HDL语言来设计数字电路，如何使用Quartus II环境来实现复杂任务，以及如何利用FPGA来完成乒乓球游戏机的EDA课程设计。

首先，在设计乒乓球游戏机的FPGA可编程硬件系统时，最重要的是硬件架构设计，

选择固定板来作为FPGA控制器，能够有效地根据游戏需求控制其各个功能，保证游戏机运行稳定性和可靠性。 为了满足乒乓球游戏机的需求，FPGA控制器引入Verilog HDL语言，用数字电路的方式进行设计，从而构建出模拟端口，使用I/O 端口对乒乓球系统进行控制，其内部控制器模块实现了所有的乒乓球游戏逻辑功能。 在设计主板的时候，FPGA中实现的硬件电路会结合安装在主板上的器件，比如七段LED显示器、微型键盘、LED灯等，从而使乒乓球游戏机更加复杂，实现更多的功能。

接下来，使用Quartus II环境，实现乒乓球游戏机的EDA课程设计。 首先，在Quartus II中编写Verilog HDL语言编程，利用FPGA可编程硬件系统设计乒乓球游戏逻辑，构建出特定的模块，实现系统的功能。其次，编写控制逻辑，运用Verilog HDL语言编程，在FPGA硬件中得到设计的图像图案，以及搭建复杂的乒乓球游戏的系统结构，实现乒乓球游戏的控制逻辑功能。最后，完成了乒乓球游戏机的EDA课程设计。

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基于FPGA的驻波演示实验设计

作者：李维 郑江

来源：《西部论丛》2019年第30期

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摘 要：将振幅相同的两列并行的相干波，传播轨迹是沿同一直线但是波的传播方向相反，进而会形成互相相交，而且不会沿着向前推进的波，广泛的在物理学中被称之为驻波。本次实验主要中心是由拾音器收集到的模拟信号的A/D转换接入FPGA，然后对数字信号进行处理，再用VGA把所收集到的信号显示出来。结合各种软件硬件有效的綜合，生成一个驻波的波形的演示设备。

关键词：驻波演示; FPGA; 乒乓缓存机制; VGA显示

引 言

驻波为一种非常常见的现象，任何弦乐发声都基于驻波。本次设计的这种驻波演示设计运用的FPGA为主控制器。基于FPGA的驻波演示实验，该设计有着FPGA的优势。以FPGA器件xc7a35tcpg236-1为控制核心，使用Vivado 2018.2进行软件编程进而实现声波驻波的VGA显示。

1. 驻波演示的研究现状 龙源期刊网

如今对于声波驻波的研究已经非常的成熟了，对于设计声波驻波演示的方法也非常的多，大多数物理观测的方法中最为常见的是昆特管法和示波器演示法。

昆特管是最为传统的声波中驻波的发生器，它是由两个器件构成，一个为透明的有机玻璃管，另一个为扬声器。使一端用密闭塞子堵塞，把另一端口选择合适位置放置扬声器，启动扬声器，它发出一条入射声波到达另一边塞子处，通过反射原理声波进行反射回来，反射波与入射波相互干涉进而完成驻波的生成[1]。

2.驻波演示设计的框架

次设的主要构成驻波演示实验的主要构成包括拾音器、数据选择器、A/D数模转换器、FPGA控制电路和VGA显示器所构成。

多个拾音器接收多个信号，需要将接收到的数据进行选择性的输出到后一模块。设计出数据选择器，然后接到ADC转换芯片的内部去依次进行数据的模数转换。

嗣秘我缓　ｉｄｅ　ｏ匹ｎ　ｉｎ￡＃ｒｉ４　ＡＲＴｓ＆ＡＰ显　Ｎ用Ｓ　！ｉ！；ｉ霪｜＿ＴＳ＆ＡＰＰ　ＬｌＣＡＴＩｏ　■　

【本文献信息】谢跃雷，晋良念，陈紫强．－￣ｐ＆ｔｆｆ－ＦＰＧＡ的数字延迟器的设计与实现［Ｊ］．电视技术，２０１３，３７（２３）　

一种基于ＦＰＧＡ的数字延迟器的设计与实现　

谢跃雷，晋良念，陈紫强　（桂林电子科技大学信息与通信学院，广西桂林５４１００４）　【摘要】延迟器在广播电视等领域用途十分广泛，利用ＦＰＧＡ芯片ＥＰ２Ｃ７０Ｆ６７２Ｃ８设计并实现一种数字延迟器，模拟信号经　ＡＤ转换后，通过乒乓读写操作送入２片ＳＲＡＭ芯片进行存储，然后送ＤＡ转换器恢复出延迟后的模拟信号，调节ＳＲＡＭ的存储　深度，可以对模拟信号实现不同的延迟时间。实际测试表明，该延迟器延迟步进精度可达２０　ＢＳ，最大延迟时间可达５．２　ｍｓ。　【关键词】延迟器；ＦＰＧＡ；ＳＲＡＭ；乒乓操作　【中图分类号】ＴＮ７９　【文献标志码】Ａ　Ｄｅｓｉｇｎ　ａｎｄ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ＦＰＧＡ　Ｂａｓｅｄ　Ｄｉｇｉｔａｌ　Ｄｅｌａｙｅｒ　ＸＩＥ　Ｙｕｅｌｅｉ，ＪＩＮ　Ｌｉａｎｇｎｉａｎ，ＣＨＥＮ　Ｚｉｑｉａｎｇ　（Ｓｃｈｏｏｌ　ｏｆＩｎｆｏｒｍａｔｉ。ｎⅡｎｄ　Ｃｏｍｍ“ｎｉｃ。ｔｉｏｎ，Ｇｕｉｌｉｎ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆＥｌｅｃｔｒｏｎｉｃ　Ｔｅｃｈｎｏｌｏｇｙ，Ｇｕａｎｇｘｉ　Ｇｕｉｌｉｎ　５４１００４，Ｃｈｉｎａ）　【Ａｂｓｔｒａｃｔ】Ｄｅｌａｙｅｒ　ｉｓ　ｗｉｄｅｌｙ　ｕｓｅｄ　ｉｎ　ｔｅｌｅｖｉｓｉｏｎ　ａｎｄ　ｏｔｈｅｒ　ｆｉｅｌｄｓ．Ａ　ｄｉｇｉｔａｌ　ｄｅｌａｙ　ｓｙｓｔｅｍ　ｉｓ　ｄｅｓｉｇｎｅｄ　ａｎｄ　ｉｍｐｌｅｍｅｎｔｅｄ　ｂａｓｅｄ　ｏｎ　ＥＰ２Ｃ７０Ｆ６７２Ｃ８　ｉｎ　ｔｈｉｓ　ｐａｐｅｒ．Ｔｈｅ　ａｎａｌｏｇ　ｓｉｇｎａｌ　ｉｓ　ｃｏｎｖｅｒｔｅｄ　ｔｏ　ａ　ｄｉｇｉｔａｌ　ｓｉｇｎａｌ　ｂｙ　ａｎ　ＡＤ　ｃｏｎｖｅｒｔｅｒ　ａｎｄ　ｓｔｏｒｅｄ　ｉｎ　ｔｗｏ　ＳＲＡＭ　ｍｅｍｏｒｙ　ｃｈｉｐｓ．Ｔｈｅ　ＳＲＡＭ　ｉｓ　ｗｏｒｋｉｎｇ　ｏｎ　ｐｉｎｇ—ｐｏｎｇ　ｏｐｅｒａｔｉｏｎ　ｍｏｄｅ　ａｎｄ　ａ　ｄｅｌａｙｅｄ　ａｎａｌｏｇ　ｓｉｇｎａｌ　ｉｓ　ｒｅｃｏｖｅｒｅｄ　ｂｙ　ＤＡ　ｅｏｎｖｅｒｔｅｒ．Ｔｈｅ　ｄｅｌａｙ　ｔｉｍｅ　ｃａｎ　ｂｅ　ａｄｊｕｓｔｅｄ　ｂｙ　ｉｎｃｒｅａｓｉｎｇ　ｏｒ　ｄｅｃｒｅａｓｉｎｇ　ｏｆ　ＳＲＡＭ　ｍｅｍｏｒｙ　ｄｅｐｔｈ．Ｔｈｅ　ｅｘｐｅｒｉｍｅｎｔａｌ　ｒｅｓｕｌｔｓ　ｓｈｏｗ　ｔｈａｔ　ｔｈｅ　２０　ＢＳ　ｓｔｅｐ－ｄｅｌａｙ　ｔｉｍｅ　ａｎｄ　５．２　ｍｓ　ｌｏｎｇｅｓｔ—ｄｅｌａｙ　ｔｉｍｅ　ｉｓ　ａｃｈｉｅｖｅｄ．　【Ｋｅｙ　ｗｏｒｄｓ】ｄｅｌａｙｅｒ；ＦＰＧＡ；ＳＲＡＭ；ｐｉｎｇ—ｐｏｎｇ　ｏｐｅｒａｔｉｏｎ　ｍｏｄｅ