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Intel® Hyperflex™ 体系结构高性能设计手

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针对Intel® Quartus® Prime设计套件的更新：20.1

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版本: 2020.07.13内容

1. Intel® Hyperflex™ FPGA体系结构介绍................................................................................4

1.1. Intel Hyperflex 体系结构设计概念 .............................................................................5

2. Intel Hyperflex 体系结构RTL设计指南................................................................................6

2.1. 高速设计方法..........................................................................................................6

2.1.1. 设置一个高速目标.........................................................................................6

2.1.2. 实验和迭代.................................................................................................7

2.1.3. 独立地编译组件...........................................................................................8

2.1.4. 优化子模块.................................................................................................8

2.1.5. 避免广播信号..............................................................................................8

2.2. Hyper-Retiming (帮助寄存器移动).............................................................................10

2.2.1. 复位策略..................................................................................................11

2.2.2. 时钟使能策略............................................................................................14

2.2.3. 综合期间保留寄存器....................................................................................15

2.2.4. 时序约束考量............................................................................................16

2.2.5. 时钟同步策略............................................................................................17

2.2.6. 亚稳态同步器(Metastability Synchronizers)....................................................20

2.2.7. 初始上电条件............................................................................................21

2.2.8. 通过RAM和DSP的重定时...........................................................................26

2.3. Hyper-Pipelining (添加流水线寄存器).........................................................................27

2.3.1. 传统对超级流水线(Conventional versus Hyper-Pipelining).................................27

2.3.2. 流水线和延迟............................................................................................28

2.3.3. 使用寄存器代替多周期异常............................................................................35

2.4. Hyper-Optimization (优化RTL)...............................................................................36

2.4.1. 一般优化技术............................................................................................36

2.4.2. 优化特定的设计结构....................................................................................46

3. 编译 Intel Hyperflex 体系结构设计......................................................................................69

3.1. 独立编译子模块......................................................................................................71

3.2. 使用Design Assistant进行设计规则检查.....................................................................73

3.2.1. 编译期间运行Design Assistant.....................................................................73

3.2.2. 在分析模式下运行Design Assistant...............................................................75

3.2.3. Hyper-Retimer Readiness规则....................................................................81

4. 设计实例演练(Design Example Walk-Through)..................................................................83

4.1. 中值滤波器设计实例................................................................................................83

4.1.1. 步骤1：编译基本设计..................................................................................84

4.1.2. 步骤2：添加流水线级和移除异步复位...............................................................86

4.1.3. 步骤3：添加更多的流水线级和移除全部异步复位.................................................88

4.1.4. 步骤4：优化短路径和长路径条件....................................................................89

5. 重定时限制和解决方法.........................................................................................................92

5.1. 设置dont_merge综合属性......................................................................................93

5.2. 解读关键链报告(Interpreting Critical Chain Reports)....................................................94

5.2.1. 不足的寄存器(insufficient Registers).............................................................

94内容

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