数字电路逻辑设计
课程设计
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课程设计题目
数字电子钟
设计要求
1. 设计一个具有时、分、秒显示的电子钟（23小时59分59秒）。
2. 该电子钟应具有手动校时、校分得功能。
3. 整点报时。从59分50秒起，每隔2s发出一次“嘟”的信号。连续5次，最后1次信号结束即达到正点。
设计方案
1. 数字电子钟基本工作原理和整体设计方案
数字钟实际上是一个对标准频率进行计数的计数电路。它的计时周期是24小时，由于计数器的起始时间不可能与标准时间（如北京时间）一致所以采用校准功能和报时功能。
数字电子钟是由石英晶体振荡器、分频器、计数器、译码器、显示器和校时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过时、分、秒译码器显示时间。秒脉冲是整个系统的时基信号，它直接决定计时系统的精度，将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个时脉冲信号，该信号将被送到时计数器。时计数器采用24进制计时器，可实现对一天24小时的计时。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过显示驱动电路，七段显示译码器译码，在经过六位LED七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一个脉冲信号，然后去触发一音频发生器实现报时。校准电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。
数字电子钟逻辑框图如下：
2. 数字电子钟单元电路设计、参数计算和元件芯片选择
（1）石英晶体振荡器和分频器
石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它还具有压电效应，在晶体的某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。这个压电谐振的频率就是即为晶体振荡器的固有频率。一般来说，振荡器的频率越高，计时精度越高，但耗电量将增大。如果精度要求不高也可以采用由集成电路定时器555与RC组成的多谐振荡器。
由于振荡器产生的频率很高，要得到秒脉冲，就需要分频电路，即为分频器。
由于本课程设计，实验室已给出秒脉冲信号，故不对振荡器和分频器进行设计。
555集成定时器和RC组成的多谐振荡器电路图如下（设振荡频率f=1kHz，RP 为可调电阻，微调RP可调出1kHz的输出）：
（2）计数器
秒脉冲信号要经过6级计数器，分别要得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时，其中“秒”、“分”计数器是六十进制，“时”计数器是二十四进制。
①六十进制计数器
秒脉冲信号首先送到“秒”计数器进行累加计数，“秒”计数器应该完成一分钟之内秒数目的累加，并达到60秒产生一个进位信号作为下一级的时钟脉冲信号输入。所以用两片74LS90芯片组成一个六十进制计数器，由于74LS90芯片有异步清零端，所以采用异步清零法实现六十进制计数。其中，“秒”十位是六进制，“秒”个位是十进制。如图所示：
“分”计数器和“秒”计数器的构造是完全一样的，只是“秒”计数器的时钟脉冲信号输入是秒脉冲信号，即CP CP =秒。而“分”计数器的时钟脉冲信号
输入是“秒”十位计数器的与非得到的和C B Q Q ，即）（秒十位秒十位分'⋅=
C Q P Q C B ，这是因为74LS90芯片的时钟脉冲输入是下降沿有效的。如图所示：
②二十四进制计数器
在这里“时”计数器还是用两片74LS90芯片组成一个二十四进制计数器，由于74LS90芯片有异步清零端，所以采用异步清零法实现二十四进制计数。 如图所示：
“时”计数器的时钟脉冲输入是“分”十位计数器的与非得到的和C B Q Q ，
即）（分十位分十位时'⋅=
C Q P Q C B 。如图所示：
（3）译码器和显示器
由于本课程设计，实验室已给出8421BCD 码高电平有效的译码器和显示器，所以这里不对其进行设计。
（4）校时电路
当数字电子钟走时出现误差时，需要校正时间。校时电路实现对“时”、“分”的校准。在电路中设有正常计时和校对位置。对校时电路的要求是，在小时校正中不影响分钟和秒的正常计数，在分钟校正中不影响小时和秒的计数。 校时电路如图所示：
非门输入的时逻辑0。
需要注意的时，校时电路是由与非门组成的组合逻辑电路构成的，开关S1或S2为“断开0”或“闭合1”时，可能会产生抖动，为防止这一情况的发生，我们可以接入一个由RS触发器组成的防抖动电路来控制。
放抖动电路如图所示：
说明：开关在M 端是Q 端输出是0；开关在N 端Q 端输出是1；开关从M 端向N 端闭合或从N 端向M 端闭合的过程中，Q 端的输出是保持功能。
（5）报时电路
报时电路要求在每个小时的59分51秒、53秒、55秒、57秒、59秒都输出一个音频信号，每个音频信号持续时间都为1s 。由于本课程设计中实验室给的蜂鸣器是高电平有效的。所以蜂鸣器的输入是分十位的A C Q Q 和，分个位的A D Q Q 和，秒十位的A C Q Q 和以及秒个位的A Q 一共七个输入的与逻辑，即秒个位秒十位秒十位分个位分个位分十位分十位A A C A D A Q Q Q Q Q Q ⋅⋅⋅⋅⋅⋅=C Q F 。
报时电路可以用74LS30（8端输入与非门）再级联一个反相器（可用与非门来实现），或者用六个与门（2片74LS08四2输入与门）相互连接构成等等。
（6）数字电子钟整体电路图
说明：这里没有给出报时电路。
（7）数字电子钟的组装和调试
由系统框图，按照信号的流向分级安装，逐级级联。这里的每一级是指数字电子钟的各个功能电路。
级联时如果出现时序配合不同步，或剑锋脉冲干扰，引起的逻辑混乱，可以增加多级逻辑门来延时。如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路的电源端CC V 加退藕滤波电容，通常用几十微法的大电容和0.01μF 的小电容相并联构成。
