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3-8译码器原理

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3-8译码器原理

3-8译码器是一种数字电路，它将一个3位二进制数转换为8个输出信号之一。它的原理是基于布尔代数和逻辑门电路实现的。下面将详细介绍3-8译码器的原理。

3-8译码器由三个输入引脚和八个输出引脚组成。输入引脚是A0、A1和A2，它们可以是0或1。输出引脚是Y0到Y7，它们中的一个会被激活，其它的则处于非激活状态。当输入引脚的二进制值为000时，输出引脚Y0会被激活。当输入引脚的二进制值为001时，输出引脚Y1会被激活，以此类推，直到输入引脚的二进制值为111时，输出引脚Y7会被激活。

3-8译码器的实现基于布尔代数和逻辑门电路。首先，使用Karnaugh图或真值表来确定每个输出引脚的布尔表达式。然后，使用逻辑门电路来实现这些布尔表达式。在3-8译码器中，使用了AND门、NOT门和OR门。

对于每个输出引脚，都需要一个布尔表达式。例如，对于输出引脚Y0，其布尔表达式为：

Y0 = A2' A1' A0'

其中，A2'表示A2的反相，A1'表示A1的反相，A0'表示A0的反相。这个布尔表达式表示当A2、A1和A0都为0时，Y0会被激活。

对于每个布尔表达式，都需要使用逻辑门电路来实现。例如，对于Y0的布尔表达式，可以使用三个NOT门和一个AND门来实现。首先，使用三个NOT门来反相A2、A1和A0，然后将它们的输出连接到一个AND门的输入引脚上。当A2、A1和A0都为0时，三个NOT门的输出都为1，这样AND门的输出就会变为1，从而激活Y0。

3-8译码器的原理基于布尔代数和逻辑门电路实现。它可以将一个3位二进制数转换为8个输出信号之一。对于每个输出引脚，都需要一个布尔表达式和一个逻辑门电路来实现。3-8译码器在数字电路中有广泛的应用，例如在计算机内存芯片中用于选择特定的存储单元。

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3-8译码器实验报告

3-8译码器实验报告

江西理工大学自动化专业（2012级）卓越计划实验报告

3-8译码器实验报告

班级：121 姓名：连森 学号：02

1. 实验目标与实验要求：

1.理解译码器的概念和意义

2.理解译码器在计算机电路里的作用。

2. 实验器材：

Altair 80C31Small 教学实验平台 杜邦线

3. 实验原理（电路图）：

74HC138 是集成3－8 线译码器，能将3 位二进制码转换为8 位输出信号，这8 位输出信号相对于输入的3 位二进制码的8 种编码，始终只有一位输出有效（低电平），其余7 位皆无效（高电平）

4. 实验步骤 江西理工大学自动化专业（2012级）卓越计划实验报告

首先用杜邦线将A3实验区与逻辑开关K1~K6相连的JP1-1~JP1-6，连接到A7实验区与74HC138相连的JP9单号插针；接着在74HC138的输出端连接绿色LED显示器；然后用跳线连接JP39-1与JP39-2，即可接通电源。

5. 实验结果（现象）：

当 K4、K5、K6 打到0、0、1时，译码器74HC138 的逻辑功能有效，相应引脚输出低电平，对应LED 熄灭。否则，74HC138 始终输出高电平（无效电平），LED 全亮。

8-3编码器，3-8译码器的verilog实现

8-3编码器，3-8译码器的verilog实现

8-3编码器，3-8译码器的verilog实现在数字系统中，由于采⽤⼆进制运算处理数据，因此通常将信息变成若⼲位⼆进制代码。在逻辑电路中，信号都是以⾼，低电平的形式输

出。编码器：实现编码的数字电路，把输⼊的每个⾼低电平信号编成⼀组对应的⼆进制代码。

设计⼀个输⼊为8个⾼电平有效信号，输出代码为原码输出的3位⼆进制编码器。

化简逻辑表达式：由逻辑表达式可以得出，普通的8-3编码器⽤或门即可实现。对应的verilog程序如下：

module mb_83(x,y);

input [7:0]x;

output [2:0]y;

reg [2:0]y;

always@(x)

begin

case (x)

8'b00000001:y=3'b000; //当 当 x=8 ’b00000001,则 则 y 输出为 3 ’b000

8'b00000010:y=3'b001; //当 当 x=8 ’b00000010,则 则 y 输出为 3 ’b001

8'b00000100:y=3'b010; //当 当 x=8 ’b00000100,则 则 y 输出为 3 ’b010

8'b00001000:y=3'b011; //当 当 x=8 ’b00001000,则 则 y 输出为 3 ’b011

8'b00010000:y=3'b100; //当 当 x=8 ’b00010000,则 则 y 输出为 3 ’b100

8'b00100000:y=3'b101; //当 当 x=8 ’b00100000,则 则 y 输出为 3 ’b101

8'b01000000:y=3'b110; //当 当 x=8 ’b01000000,则 则 y 输出为 3 ’b110

8'b10000000:y=3'b111; //当 当 x=8 ’b10000000,则 则 y 输出为 3 ’b111

default: y=3'b000;

endcase

end

endmodule上述编码器有⼀个缺点，即在某⼀个时刻只允许有⼀个有效的输⼊，⽽同时若⼜有两个或两个以上的输⼊信号要求编码，输出端⼀定会发⽣

3 8译码器

3 8译码器

试验一 组合逻辑3线-8线译码器设计试验

一、 试验目的

1、 了解并初步掌握ModelSim软件的使用；

2、 了解使用ModelSim进行组合数字电路设计的一般步骤；

3、 掌握组合逻辑电路的设计方法；

4、 掌握组合逻辑电路3线-8线译码器的原理；

5、 掌握门级建模的方法；

二、 试验原理

译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。因此，译码是编码的反操作。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。

二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。例如，典型的3线-8线译码器功能框图图1-1所示。输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。

图1-1 3线-8线译码器框图

74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。表1-1是74HC138的逻辑功能表。当门电路GS的输出为高电平时，可以由逻辑图写出。

图1-2 74HC138逻辑功能图

表1-1 74HC138逻辑功能表

由上式可以看出，由''07YY同时又是210,,AAA这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。

74HC138有3个附加的控制端''123,SSS和。当''123S1,SS0时，sG输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁为高电平。这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；

三、 预习要求

1、数字电子技术基础组合逻辑电路设计一般设计方法；

2、74HC138的逻辑功能；

3、门级建模的一般方法和基本语句；

4、ModelSim软件的一般使用方法(ModelSim SE Tutorial)；

3-8译码器(2)

3-8译码器(2)

三八译码器的设计与实现

一．实验内容

用FPGA设计一个3-8译码器，采用基本门结构化描述

二.实验原理

3-8译码器的真值表如下所示:

根据这个真值表，我们画出卡诺图，化简之后就得到每个输出对应的组合逻辑，即得到如下的电路图

根据这个电路图我们就可以写出3-8译码器的门电路的实现。

三.实验过程

从上面的电路图我们可以看出需要若干个四输入与非门和三输入的非与门。

四输入与非门源程序如下:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity and4not is

Port ( in1 : in STD_LOGIC;

in2 : in STD_LOGIC;

in3 : in STD_LOGIC;

in4 : in STD_LOGIC;

out1 : out STD_LOGIC);

end and4not;

architecture Behavioral of and4not is

signal temp1: STD_LOGIC;

signal temp2: STD_LOGIC; signal temp3: STD_LOGIC;

begin

temp1 <= in1 and in2;

temp2 <= in3 and in4;

temp3 <= temp1 and temp2;

out1 <= not temp3;

end Behavioral;

三输入的非与门源程序如下:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity and3not is

Port ( in1 : in STD_LOGIC;

in2 : in STD_LOGIC;

in3 : in STD_LOGIC;