西华大学实验报告（理工类）
开课学院及实验室： 电气与电子信息信息学院 实验时间 ： 年 月 日
一、实验目的
1．熟习Quartus II 软件的使用；
2. 掌握用原理图输入法和硬件描述语言（Verilog HDL ）两种方法来设计逻辑电路；
3. 对设计电路作硬件验证；
二、实验原理
1.用原理图输入法来设计一个半加器电路
参照图1-1(P57)来完成一个半加器电路的设计，其中a 、b 为一位的加数与被加数信号，he 、jw 分别为和与进位信号。存盘仿真后，观察仿真波形，并用硬件验证电路的功能。
图1-1 半加器电路原理图
2. Quartus II 软件目前版本已达到10.0以上，但对于初学者来说采用6.0或7.1版本最为适合。6.0与7.1版本相比更稳定，因此本实验采用Quartus II 6.0，而7.1版本界面与6.0非常相似，学会6.0版本的使用也就学会了7.1版本的使用。
3. Quartus II 软件设计电路流程：
（1）新建一个工程：
每设计一个电路就必须新建一个工程!所有的设计文件都装在工程目录中，并由软件管理。
（2）设计输入：
告诉软件你要设计的电路是什么。
A．原理图设计方法-----用原理图编辑器画出电路图。
B．本文输入-----用文本编辑器采用硬件语言描述电路(电路主流设计方式)。
（3）编译
将设计电路的功能与PLD芯片结合，并提取出仿真所需的时序参数。
（4）仿真
软件验证电路功能是否实现。
（5）编程、配置与硬件测试
用下载电缆完成器件的编程与配置，做硬件测试。
原理图输入法设计半加器电路与描述语言设计3-8译码器区别在于流程的第二步设计输入。
三、实验设备、仪器及材料
电脑、EDA软件（Quartus II）、实验箱、下载电缆、连接导线。
四、实验步骤（按照实际操作过程）
（一）用原理图输入法完成半加器的设计步骤：
1.新建一个工程：(必须完成这一步骤)
(1)进入Windows 操作系统，双击Quartus II图标，启动软件。
(2)单击File \ New Project Wizard菜单，出现对话框点击next。在界面中相应位置中输入文件名路径与
设计工程的名字，最后点击finish，完成设计工程建立。
(3)在点击Assignment \ Device菜单，出现如下对话框，点击选择器件（本设计选用EPF10K10）。
2.在原理图设计输入
(1)点击菜单File \ New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。
(2)画出半加器原理图
a. 在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。依次
放置1个两输入端与门（and2）、1个异或门（xor）2个输入端口（input）、1个输出端口（output）在原理图上；
b. 添加连线到器件的管脚上把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右
键拖动，即可画出连线, 参照图1-1连好相应元件的输入、输出脚。
c. 更改信号名
双点输入、输出管脚，在对话框中改信号名
d.保存原理图
单击保存按钮，以默认名保存。
3．编译
(1)点击菜单栏上红色箭头所指的工具图标，完成编译。
(2)锁定管脚再编译
点击Assignment \ Pins菜单。从图中可以看到信号a, b, he, jw，这些信号在硬件测试之前，必须与管脚锁定。以锁定a信号管脚为例，双击a信号对应Location一栏，出现IO管脚选择列，选择PIN_16。
信号a就被锁在了芯片第16管脚上了。按一样的方法将b，he，jw锁在空闲的IO口上。信号锁定到管
脚要生效，必须再按(1)步骤重新编译一次。
4．仿真
(1)编译没有错误后进行仿真。点击File \ New菜单。选择other files中的vector waveform file。画出输
入波形，执行仿真命令，启动仿真并观察仿真波形，进行设计电路的功能验证。
(2) 双击空白处，弹出对话框，单击Node Finder。
(3) 按图依次操作选择信号
(4) 按图操作画出信号输入波形
5．硬件测试
在教师指导下接好下载电缆，连好拔码开关与LED灯，验证电路功能。
（二）用Verilog HDL语言完成3-8译码器的设计步骤(除文本输入外，其余步骤与上一个实验一致)：（1）、运行Quartus II软件，先建立一个新的项目。
（2）、启动File \ New菜单命令（如图1-21）;
（3）、选择verilog hdl file，点击OK后，键入上面“二、实验内容(2)”中的程序。
（4）、以默认文件名和路径保存。
（5）、参照原理图输入设计进行仿真，并观察仿真波形，以验证所设计电路的功能。
五、实验过程记录(数据、图表、计算等)
学生手写
六、实验结果分析及问题讨论
学生手写（谈谈使用原理图输入法和Verilog HDL语言设计两种方法的优劣心得。
2. 谈谈PLD与专用芯片ASIC的最大区别。）
西华大学实验报告（理工类）
开课学院及实验室：电气与电子信息信息学院实验时间：年月日
一、实验目的
1．熟习Quartus II软件的使用；
2. 掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路；
3. 通过电路的仿真和硬件验证，进一步了解8位移位寄存器功能。
二、实验原理
移位寄存器主要是将串行输入的数据依次移入到寄存中，可用于串行预置初值、串并转换等场合。它主要在时钟作用下依次左移（或右移），通过非阻塞性过程赋值及for循环语句来实现。
难点在于理解移位寄存器的工作原理后，用Verilog HDL语言的for循环语句、非阻塞性过程赋值来设计该移位寄存器。
其难点是要仿真出移位寄存器的工作波形，然后通过观测仿真波形，来验证该移位寄存器的功能，并理解阻塞性过程赋值与非阻塞性过程赋值的区别。
三、实验设备、仪器及材料
电脑、EDA软件（Quartus II）、实验箱、下载电缆、连接导线。
四、实验步骤（按照实际操作过程）
用Verilog HDL语言设计移位寄存器的步骤：
（1）、运行QUARTUS II软件
（2）、启动File\ New菜单命令（如图4-1）；
（3）、选择verilog hdl file，点击OK后，键入上面“二、实验内容”中的程序；
（4）、在目录中存成shiter8.V 文件，然后进行编译。
（5）、仿真设计文件
