组相联映像Set
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《组原》习题课页数:24
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第7章 存储系统
2、多层次Cache 结构 当芯片集成度提高后，可以将更多 的电路集成在一个微处理器芯片内，因 此将Cache集成在片内，因为片内Cache 读取速度要比片外Cache快得多。如 Pentium微处理器，片内包含有8KB的数 据Cache和8KB的指令Cache。 Cache行 的长度为32KB，采用两路组相联组织。
为实现上述目的，在系统结构和控 制方面要考虑如下问题： 1、地址映射(变换) 2、 Cache与主存之间的信息传输 3、块的选择与淘汰 4、地址比较 5、命中率
注意： 1、 Cache本身是独立编址的。 2、Cache的全部功能由硬件实现， 并对程序员(CPU)是“透明”的。
7.2.4 多层次Cache存储器
数据Cache有两个端口，分别与两个 ALU交换数据，每个端口传送32位数据， 也可以组合成64位数据，与浮点部件接 口相连，传送浮点数。数据Cache采用 Cache “写回”策略，即仅当Cache中的数据要 调出，且被修改过，才需要写回主存。 指令Cache只读不写，其控制比数据 Cache简单。
2、Cache的一致性问题 由于数据Cache有多种写入方案，为 了提高计算机处理速度，在每次写入时， 并不同时修改L1，L2和主存储器的内容， 造成了数据的不一致，这就是要解决的 Cache一致性问题。 由于程序是不能修改的，因此使用 指令Cache不存在Cache一致性问题。
Pentium支持“修改/排它/共享/无 效”(Modified/Exclusive/Shared/Invalid，简 称MESI)协议。其基本原理如下： 数据Cache的每一行包含两个状态位，每 一Cache行处于4种状态之一，各状态的意义 如下： (1)修改(Modified，简称M) 本Cache行中的数据已被修改(与主存内 容不同，仅在本Cache中的数据是正确的)。
系统分析师核心考点归纳
n n 其中 n 为任务数，k 为流水线的段数 Tk ( k n 1) t
3
系统分析师核心考点
对于数据相关的处理：采用相关专用通路的直接读出操作数。 遇到转移指令影响流水线连续流动的情况可用猜测法来加快执行。 流水线出现 I/O 中断时可以让已经进入流水线的指令继续执行， 知道执行完成， 这种方 法叫做不精确断点法。 五、超级流水线： 采用简单指令以加快执行速度是所有流水线的共同特点， 超级流水线配置 了多个功能部件和指令译码电路， 采用多条流水线并行处理， 还有多个寄存器端口和总 线，可以同时执行多个操作，比普通流水线执行得更快。 六、超长指令字（VLIW） ：是一种单指令流、多操作码、多数据的体系结构。编译时把多 个能并行的操作组合在一起，成为一条有多个操作码的超长指令。 七、磁盘存储器 1、最外层为 0 磁道。 2、存储容量= n t s b 其中 n 为保存数据的总盘面数；t 为每面磁道数；s 为每道的 扇区数；b 为每个扇区存储的字节数 3、存取时间包括寻道时间和等待时间。 4、数据传输速率 R=TB/T TB 为一个磁道上记录的字节数，T 为磁盘旋转一周所需的 时间。 5、磁盘读写时间=磁盘的平均寻道时间+平均旋转时间（转速/2）+读或写数据的传输 时间+控制器的开销 一般寻道为先移动磁盘臂再旋转到对应扇区。 八、RAID 存储器 RAID0：具有最高的 I/O 性能和最高的磁盘空间利用率； RAID1：磁盘镜像阵列，具有最高的安全性，但磁盘空间利用率只有 50%； 九、输入/输出接口控制方法 输入输出系统有 5 种方式与主机交换数据： 1、 程序控制方式（查询方式） ：方法简单，硬件开销小，不能及时响应； 2、 程序中断方式：CPU 无需等待而提高了效率，及时响应，不会产生数据丢失，系 统开销大，实现较复杂； 3、 DMA 方式：使用 DMA 控制器来控制和管理数据传输。DMAC 获取总线的 3 种方 式：暂停方式、周期窃取方式和共享方式。 4、 通道：可分为字节多路通道、选择通道和数组多路通道 3 种 5、 输入输出处理机（IOP） ：又称 PPU 方式，用于大型、高效的计算机系统处理外围 设备的输入输出，并利用共享存储器或其他共享手段与主机交换信息。 十、设备接口 IDE：普通 IDE 数据传数不超过 1.5Mbps，数据宽度 8 位，最多可接 4 个设备。EIDE 接口传数率可达 12-18Mbps，数据传输宽度 32 位，可接 4 个 IDE 设备； SCSI：数据宽度为 8 位、16 位和 32 位。被分配给一个唯一的 ID 号（0-7） ，其中 7 号 分配给 SCSI 控制器，可以提供多达 35 个 SCSI 通道。 PCMCIA：广泛用于笔记本电脑的接口标准，体积小，扩展较方便灵活。 P1394 串行接口：是一种高速的串行总线，用以连接众多的外部设备。一个端口可以支 持 63 个设备。以树形结构配置，可以支持的设备高达 1022 个。支持热插拔。 USB 接口：是一种串行总线式的接口。 SATA：传输率可达 150MB/sec(1.5Gbps)。SATAⅡ速率可达 300MB/sec.关键技术就是 3Gbps 的外部传输率和 NCQ 技术。NCQ 技术可以对硬盘的指令执行顺序进行优化，避免像 传统硬盘那样机械地按照接收指令的先后顺序移动磁头读写硬盘的不同位置， 与此相反， 它 会在接收命令后对其进行排序， 排序后的磁头将以高效率的顺序进行寻址， 从而避免磁头反
2019年上半年多媒体应用设计师(中级)上午选择+下午案例真题+答案解析完整版
上半年多媒体应用设计师真题+答案解析上午选择1、电子邮件地址“linxin@”中的linxin、@和分別表示用户信箱的是（1）。
A. 帐号、邮件接收服务器域名和分隔符B. 帐号、分隔符和邮件接收服务器域名C. 邮件接收服务器域名、分隔符和帐号D. 邮件接收服务器域名、帐号和分隔符答案：B电子邮件地址“Hnxin@”由三部分组成，第一部分“linxin”代表用P信箱的帐号，对于同一个邮件接收服务器来说，这个帐号必须是唯一的；第二部分“@”是分隔符；第三部分“”是用户信箱的邮件接收服务器域名，用以标识其所在的位置。
2、CPU是一块超大规模的集成电路，主要包含（2）等部件。
A. 运算器、控制器和系统总线B. 运算器、寄存器组和内存储器C. 运算器、控制器和寄存器组D. 控制器、指令译码器和寄存器组答案：C本题考查计算机系统基础知识。
CPU是计算机工作的核心部件，用于控制并协调各个部件。
CPU主要由运算器（ALU）、控制器（Control Unit，CU）、寄存器组和内部总线组成。
3、按照（3），可将计算机分为RISC（精简指令集计算机）和CISC （复杂指令集计算机）。
A. 规模和处理能力B. 是否通用C. CPU的指令系统架构D. 数据和指令的表示方式答案：C本题考查计算机系统基础知识。
按照CPU的指令系统架构，计算机分为复杂指令系统计算机（Complex Instruction Set Computer，CISC）和精简指令系统计算机（Reduced Instruction Set Computer，RISC）。
CISC的指令系统比较丰富，其CPU包含有丰富的电路单元，功能强、面积大、功耗大，有专用指令来完成特定的功能，对存储器的操作较多。
因此，处理特殊任务效率较高。
RISC设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特色，并尽量减少存储器操作，其CPU包含有较少的单元电路，因而面积小、功耗低。
低功耗论文
哈尔滨工业大学毕业设计（论文）哈尔滨工业大学毕业设计（论文）摘要近年来片上集成度的急剧增加使得计算机系统的整体性能有了显著提高。
与此同时，性能的提高却伴随着大量的能量消耗。
Cache存储器在减小微处理器和主存之间的性能差距上起着关键作用，但同时它又是主要的耗能部件之一。
所以，对高速低功耗Cache进行研究非常重要。
本文首先介绍了目前主要的高速低功耗Cache的结构，其中重点介绍了降低相联Cache功耗的方法。
之后，分析了目前体系结构级研究中广泛使用的SimplesSalar模拟器，并重点分析了其初始Cache模型，基本掌握了Cache的组织形式和工作原理。
在此基础上，应用SimpleScalar模拟器分别建立高低标签分割Cache和路中断Cache两个低功耗Cache模型，并应用Benchmark SPEC95对模型进行了仿真。
关键字：高速低功耗，组相联Cache，SimpleScalar，仿真I哈尔滨工业大学毕业设计（论文）AbstractThese years, as the rapid increase of the integration, the performance of the macrocosm of computer system has a remarkable upgrade. However, the advance of performance comes up with more power dissipation. On designing modern microprocessor, Cache plays a key role in determining the performance of an entire microprocessor. Meanwhile, as a critical component of a processor, Cache’s power dissipation is one of the largest dissipation of a microprocessor。
计算机填空题_
1．完整的计算机系统应包括配套的硬件设备和软件系统。
2．计算机硬件包括运算器、控制器、存储器、输入设备和输出设备。
其中运算器、控制器和存储器组成主机运算器和控制器可统称为CPU。
3．基于存储程序原理的冯·诺依曼计算机工作方式的基本特点是按地址访问并顺序执行指令。
5．系统程序是指用来对整个计算机系统进行调度、管理、监视及服务的各种软件，应用程序是指用户在各自的系统中开发和应用的各种程序。
6．计算机与日常使用的袖珍计算机的本质区别在于自动化程度的高低。
7．为了更好地发挥计算机效率和方便用户，20世纪50年代发展了操作系统技术通过它对计算机进行管理和调度。
8．指令和数据都存放在存储器中，控制器能自动识别它们。
9．计算机系统没有系统软件中的操作系统就什么工作都不能做。
10．在用户编程所用的各种语言中与计算机本身最为密切的语言是汇编语言。
11．计算机唯一能直接执行的语言是机器语言.12．电子计算机问世至今计算机类型不断推陈出新但依然保存存储程序的特点最早提出这种观点的是冯·诺依曼。
13．汇编语言是一种面向机器的语言,对机器依赖性很强,用汇编语言编制的程序执行速度比高级语言快。
14．有些计算机将一部分软件永恒地存于只读存储器中称为固件。
15．计算机将存储、运算逻辑运算和控制三部分合称为主机，再加上输入设备和输出设备组成了计算机硬件系统。
16．1μs= 10-6 s，其时间是1ns的 1000 倍。
17．计算机系统的软件可分为系统软件和应用软件，文本处理属于应用软件，汇编程序属于系统软件。
18．指令的解释是由计算机的控制器来完成的，运算器用来完成算数和逻辑运算。
23．存储器的容量可以用KB、MB和GB表示，它们分别代表 2 10字节， 2 20字节和2 30字节。
24．计算机硬件的主要技术指标包括机器字长、存储容量、运算速度。
1. 1946年研制成功的第一台电子计算机称为 ENIAC 。
3. 集成电路的发展，到目前为止，依次经历了小规模集成（SSI）、规模集成（MSI）、大规模集成（LSI）和超大规模集成（VLSI）四个阶段。
2012计算机系统结构核心概念
4. CISC：复杂指令集计算机
5. RISC：精简指令集计算机
6. Multicore microprocessor（多处理器核）处理器核和其他应用相关的硬件整合，构建一个单一的芯片。
7. Operating system（操作系统）：计算机资源管理程序。为运行在该计算机上的应用程序服务。
39. Spatial locality：时间局部性，如果某个数据项被引用，那么可能很快再次被引用。
40. Temporal locality：空间局部性，如果某个数据项被引用，那么与它地址相近的数据项可能很快会被引用。
41. hit rate：命中率，在高速缓存中找到目标数据的存储访问的比例。
35. VIEW：
36. Superscalar：超标量，一种高级流水线技术，可以使每个周期处理器能执行的指令数多于一条。
37. out-of-order execution：乱序执行，在基于流水线的执行过程中，一条由于某种原因阻塞的指令不会造成后面的指令等待的过程。
第五章
38. Memory hierarchy：存储器层次结构，一种使用多层存储器的结构（存储器离CPU越远，容量越大而访问时间就越长）。
42. miss rate：缺失率，层次结构存储器中不在某层出现的存储访问比例。
43. hit time：命中时间，访问存储器某层所需要时间，包括判断访问是否命中所需要的时间。
44. miss penalty：缺失损失，从底层将块取入该层所需要的时间，包括访问块，向上逐层传输块直至将数据块放入发生缺失的那一层所需要的时间。
58. Compulsory miss：强制缺失，也称冷启动缺失，对从没在高速缓存中出现过的块第一次进行访问引起的缺失。
5. RISC：精简指令集计算机
6. Multicore microprocessor（多处理器核）处理器核和其他应用相关的硬件整合，构建一个单一的芯片。
7. Operating system（操作系统）：计算机资源管理程序。为运行在该计算机上的应用程序服务。
39. Spatial locality：时间局部性，如果某个数据项被引用，那么可能很快再次被引用。
40. Temporal locality：空间局部性，如果某个数据项被引用，那么与它地址相近的数据项可能很快会被引用。
41. hit rate：命中率，在高速缓存中找到目标数据的存储访问的比例。
35. VIEW：
36. Superscalar：超标量，一种高级流水线技术，可以使每个周期处理器能执行的指令数多于一条。
37. out-of-order execution：乱序执行，在基于流水线的执行过程中，一条由于某种原因阻塞的指令不会造成后面的指令等待的过程。
第五章
38. Memory hierarchy：存储器层次结构，一种使用多层存储器的结构（存储器离CPU越远，容量越大而访问时间就越长）。
42. miss rate：缺失率，层次结构存储器中不在某层出现的存储访问比例。
43. hit time：命中时间，访问存储器某层所需要时间，包括判断访问是否命中所需要的时间。
44. miss penalty：缺失损失，从底层将块取入该层所需要的时间，包括访问块，向上逐层传输块直至将数据块放入发生缺失的那一层所需要的时间。
58. Compulsory miss：强制缺失，也称冷启动缺失，对从没在高速缓存中出现过的块第一次进行访问引起的缺失。
L07-Memory Hierarchy 体系结构第七章
i：
2018/11/21
j
m位
17
映象规则
3. 组相联映象：主存中的每一块可以被放置到 Cache中唯一的一个组中的任何一个位置。举例。 组相联是直接映象和全相联的一种折衷 组的选择常采用位选择算法 若主存第i 块映象到第k 组，则:
k＝i mod（G） （G为Cache的组数） 设G＝2g，则当表示为二进制数时，k 实 际上就是i 的低 g 位：
2018/11/21 13
Memory Hierarchy: Terminology 术语
• Hit 命中: data appears in some block in the upper level (example: Block X)
– Hit Rate: the fraction of memory access found in the upper level – Hit Time: Time to access the upper level which consists of RAM access time + Time to determine hit/miss
2018/11/21 16
映象规则
1. 全相联映象：主存中的任一块可以被放置到 Cache中 的任意一个位置。 举例
对比：阅览室位置 ── 随便坐 特点：空间利用率最高，冲突概率最低，实现最复杂。
2. 直接映象：主存中的每一块只能被放置到 Cache中唯 一的一个位置。 举例
对比：阅览室位置 ── 只有一个位置可以坐 特点：空间利用率最低，冲突概率最高，实现最简单。 对于主存的第i 块，若它映象到Cache的第j 块，则: j＝i mod (M ) （M为Cache的块数） 设M＝2m，则当表示为二进制数时，j 实际上就是I 的低m 位：
02325计算机系统结构复习资料
第一章计算机系统结构的基本概念从处理数据的角度看，并行级别有位串字串，位并字串，位片串字并，全并行。
位串字串和位并字串基本上构成了SIMD。
位片串字并的例子有：相联处理机STARAN，MPP。
全并行的例子有：阵列处理机ILLIACIV。
从加工信息的角度看，并行级别有存储器操作并行，处理器操作步骤并行，处理器操作并行，指令、任务、作业并行。
存储器操作并行是指可以在一个存储周期内并行读出多个CPU字的，采用单体多字、多体单字或多体多字的交叉访问主存系统，进而采用按内容访问方式，位片串字并或全并行方式，在一个主存周期内实现对存储器中大量字的高速并行操作。
例子有并行存储器系统，以相联存储器为核心构成的相联处理机。
处理器操作步骤并行是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。
例子有流水线处理机。
处理器操作并行是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。
擅长对向量、数组进行处理。
例子有阵列处理机。
指令、任务、作业并行是指多个独立的处理机分别执行各自的指令、任务、作业。
例子有多处理机，计算机网络，分布处理系统。
并行性的开发途径有时间重叠(Time Interl eaving )，资源重复(Resou rceReplication)，资源共享(ResourceSharing)。
时间重叠是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。
例子有流水线处理机。
资源重复是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。
例子有阵列处理机，相联处理机。
资源共享是指用软件方法让多个用户按一定时间顺序轮流使用同一套资源以提高资源的利用率，从而提高系统性能。
例子有多处理机，计算机网络，分布处理系统。
SISD:一个指令部件控制一个操作部件，实现一条指令对一个数据的操作。
计算机组成原理总复习
当真值为负时，原码、补码和反码的表示形式不同，但其符号
位都用“1”表示，而数值部分则是：
• 反码是原码的“每位求反” • 补码是原码的“求反加一”
由于“零”在补码中只有一种表示形式，故补码比原码和反码 可以多表示一个负数。
Computer Engineering Dr. Lin
n+1位定点数的数值范围
主存地址（S+w位） 标志Tag 索引（块地址） 块内字地址 Cache地址（r+w位） Cache的 内容 Tag 字0
块地址
选中1行 字1
块内字地址
选中行内1个字
……
字 n-1
Computer Engineering
Dr. Lin
组相联映射
Cache 0组 0块 1块 0块 1块 共分8组 … 0块 1块
若Cache已满，则按照某种替换策略把该行替换进Cache。
• CPU与Cache之间的数据交换以“字”为单位。
•主存与 Cache之间的数据传输以数据“块”为单位。要求 总线和主存支持多字（块）同时传输。一块由若干个字组 成，块是定长的。
Computer Engineering Dr. Lin
三种地址映射方式
非格式化容量是磁记录表面可以利用的磁化单元总数。
磁道的(非格式化)存储容量=最内层的磁道长度×内层位密度 磁道的(格式化)存储容量 = 扇区容量×每磁道扇区数 磁盘组的存储容量 = 每个磁道的存储容量×柱面数×存储面数
Computer Engineering Dr. Lin
磁盘存储器的寻址时间
磁盘存储器属于直接存取存储器 Direct-Access Storage。 寻址时间包括：寻道时间（找道时间）,等待时间 不同磁道的找道时间不一样。
02325计算机系统结构复习资料全
第一章计算机系统结构的基本概念从处理数据的角度看，并行级别有位串字串，位并字串，位片串字并，全并行。
位串字串和位并字串基本上构成了SIMD。
位片串字并的例子有：相联处理机STARAN，MPP。
全并行的例子有：阵列处理机ILLIAC IV。
从加工信息的角度看，并行级别有存储器操作并行，处理器操作步骤并行，处理器操作并行，指令、任务、作业并行。
存储器操作并行是指可以在一个存储周期内并行读出多个CPU字的，采用单体多字、多体单字或多体多字的交叉访问主存系统，进而采用按内容访问方式，位片串字并或全并行方式，在一个主存周期内实现对存储器中大量字的高速并行操作。
例子有并行存储器系统，以相联存储器为核心构成的相联处理机。
处理器操作步骤并行是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。
例子有流水线处理机。
处理器操作并行是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。
擅长对向量、数组进行处理。
例子有阵列处理机。
指令、任务、作业并行是指多个独立的处理机分别执行各自的指令、任务、作业。
例子有多处理机，计算机网络，分布处理系统。
并行性的开发途径有时间重叠(Time Interleaving)，资源重复(ResourceReplication)，资源共享(Resource Sharing)。
时间重叠是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。
例子有流水线处理机。
资源重复是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。
例子有阵列处理机，相联处理机。
资源共享是指用软件方法让多个用户按一定时间顺序轮流使用同一套资源以提高资源的利用率，从而提高系统性能。
例子有多处理机，计算机网络，分布处理系统。
SISD:一个指令部件控制一个操作部件，实现一条指令对一个数据的操作。
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区号X
第K块 第0块 第1块
第Y组
第 7组
第0块 第1块 第6块 第7块 第4095区
12
主存区号 12位
主存块号 块内地址 3位 9位
组相联映像的地址变换
2
相联比较
1
Tag
Cache
第0块 第1块
第 0组
K 命中
区号X
第K块 第0块 第1块
第Y组
第 7组
组号 块号 块内地址
Cache地址
3
组相联映像
不足：
无法直接从主存块号中获取Cache块号，使得其地址变换 机构相对复杂，使用了相联存储器，成本较高。前面的例子 中，使用的相联比较器的位数为16×15=240位。
10
主存区号 主存块号 块内地址 组相联映像（Set-Associative Mapping ） 第0块
映像方法：
12位
3位
9位
第1块 第0区
是上两种方式的折中。即主存和 Cache按同样大小分块；Cache分为 若干组，如两块一组；主存按Cache 组数分区。
Cache
第0块 第1块
第7块
第0组
第0块 第1块 第Y块
映像规则：
主存任何一区的 第n块只能映像至 第0块 Cache的第n组 第1块 （直接方式）， 可以是第n组两块中的任何一块 （全相联方式）。即组间直接方 式，组内全相联方式。
第0块 第1块
第2047区 第15块
直接方式小结
优点：
地址变换简单，命中时直 接由主存地址提取到Cache 地址。 不命中时替换算法简单
Cache
第0块 第1块 第0块 SUB: … RET 第1块 第1区 第0块 NEXT: CALL SUB
LOOP NEXT
第1块 第0区
不足：
映像关系固定，不灵活 “抖动”现象会造成命中 率下降。
基本概念（续）
Cache能提高访问速度的原因：
物质基础：Cache由双极型超高速半导体存储器(如ECL)组 成，速度通常是主存的5～10倍。 程序执行的局部性原理
CPU对内存的访问在一段相对较短的时间间隔内往 往集中于某个局部，特别是碰到循环程序、反复调用 的子程序、递归程序等就更是如此，这就是所谓的 “程序执行的局部性原理”。
映像规则：内存中某一块可 以装入Cache的任何一块中。
需要记录对应关系——
15 第 m位 块
地址变换表(TAG)
单元数与Cache块数一致且对 应 内容是对应Cache块所存放的 主存的块号
0 1 m
15
第15块 第32767块 块号x
地址变换表
8
本例中，参与相联比较的位 全相联方式地址映象及变换 数为 16×15=240。 地址变换表是相联存储器
主存区号
块号
块内地址
MM
策略：先将主存和Cache以同样
大小分块 (也称为行)，主存再按整个 Cache的大小分为若干个区。
例：内存16MB，Cache8KB， Cache 每块512B，那么Cache将分 第0块 为16块,主存共32K块， 分为2K区 第1块 第15块 第0块 第1块
第0区
主存 第0块 Cache 第1块 主存块号 主存地址 ＝命中 0 1 m
15
块内地址 9位
15位 相联比较
1
第0块
第1块 第x块
x
Tag 4位
第m块 第15块
2
存放15位的主存块号。 3
9位
Cache地址
第32767块
Cache块号 块内地址
全相联方式地址映象及变换
9
全相联映像
优点：
主存的块装入Cache的位置没有限制，只要Cache有空闲 块便可装入，只有全部装满才会出现冲突。
第K块
第Y组
第X区
第7组
第0块 第1块 第6块 第7块 第4095区
11
当主存第X区、第Y块装入 cache时，装入cache的Y组中 的任一块(设为k)，将区号X填 入地址变换机构的对应单元。
Tag Cache
第0块 第1块
组相联映像
第0块 第1块 第0区
第7块
第 0组
第0块 第1块 第Y块 第X 区
X
Y
第0区
2比ຫໍສະໝຸດ ＝命中Cache地址
Tag
0 1
Cache
第0块 第1块
第15块 第0块 第1块 第1区 第15块 第0块 第1块 第Y块 第15块 第X区
1
· 区号X Y
3
第Y块
15
第15块
地址变换表(TAG)单元个数与Cache 块数一致，地址即Cache块号，存放 内容是Cache块对应的主存区号。
7
全相联映像（Associative Mapping）
映像方法：主存和Cache以 同样大小分块。
假设某机内存16MB，Cache为 8KB，按512B划分块，那么主存 将划分为32K块（块地址需15 位），Cache将划分为16块（块 地址需4位)，块内地址均为9位.
主存块号 15位 Cache 第0块 第1块 第x块 块内地址 9位 主存 第0块 第1块
Cache
第0块 第1块 第15块
地址映像与变换的三种 基本方式：
第15块
直接方式（Direct Mapping） 全相联方式（Associative Mapping） 组相联方式（Set-Associative Mapping ） 4
第0块 直接方式地址映象（11 Direct Mapping ） 4 位 位 9位 第1块
8.2 高速缓冲存储器
解决CPU与主存之间的速度矛 盾
基本概念
Cache
辅助硬设备 高速缓存 Cache 主存 MM
CPU
在CPU和主存之间引入速度更快的小容量存储器，称高 速缓冲存储器（Cache Memory）。它存放当前最活跃的程 序和数据，使得在大部分情况下，CPU访问的是Cache而不 是主存，大大提高了CPU访问内存的速度。 2
Cache与主存之间的地址变换和数据替换等控制全部用硬 件实现，无需CPU的介入。 合理设计映像方法和替换算法，提高命中率。
分块
3
地址的映像与变换
地址映像(Mapping)：
把信息从主存复制到 Cache的规则或算法。
MM
第 0块 第 1块
地址变换：
将主存地址变换为Cache 地址的过程。
第1区 第15块 第0块 第1块 第Y块 第15块 第X 区
映像规则：
主存某一区第Y 块只能 装入到Cache的第Y 块。
每个Cache块对应了2048 个主存块 需记录主存的区号 第Y块 第15块
第0块 第1块
第2047区
第15块
5
主存地址
主存区号
直接方式地址变换
Z
MM
第0块 第1块
区内块号 块内地址