基于DDS的信号发生器课程设计报告

基于DDS技术的的信号产生器设计报告目录摘要 (2)第一章、背景 (3)1.1题目要求 (3)1.2选题背景 (3)第二章、基本原理及元件 (4)2.1设计环境 (4)2.2 DDS原理 (4)2.3 AD9851芯片功能原理 (4)2.4 系统结构设计 (5)第三章、系统设计 (7)3.1单片机与AD9851的连接 (7)3.2 信号处理模块电路设计 (9)第四章、实验总结与心得体会 (15)附录：单片机代码 (16)摘要：本设计是根据直接数字频率合成(DDS) 原理，由AD9851为核心的DDS模块和单片机ADUC7026为核心的按键LCD显示控制模块、滤波模块等构成的DDS函数信号发生器，该系统可输出正弦波、方波、三角波和锯齿波，主要思路是由单片机控制芯片AD9851产生固定频率的正弦波，然后通过外部电路进行滤波和整波，分别得到相应频率的方波、三角波和锯齿波。

设计过程主要通过软件Multisim 11.0 设计与仿真。

关键词：信号发生器；直接数字频率合成；AD9851 芯片；ADUC7026 单片机第一章、背景一、题目及要求：1.计并实现一个由AD9850或AD9851为核心的DDS模块和单片机为核心的按键LCD显示控制模块、滤波模块等构成的DDS函数信号发生器。

基本功能： a、产生波形：正弦波、方波、三角波、锯齿波b、频率范围：正弦波为1Hz～10MHz，其它波形为1Hz～1MHzc、频率分辨率0.1Hzd、幅度范围：20mVp-p～10Vp-p；e、可测试外部输入信号的频率。

频率测量范围：1 Hz～100 MHz；输入信号幅度：100mVp-p～10Vp-p扩展功能： a、方波可实现波形占空比可调b、可实现其它更多波形；用户自定义波形的输入与产生c、可实现波形的定频、扫频、2PSK、ASK和FSK等d、提高所设计实现的波形发生器与频率计的量程与精度e、其他功能与性能。

2.用C51语言对设计进行描述，并下载到实验板上调试成功。

基于DDS的信号发生器
吴小川刘源源孔梅梅
2010年8月
摘要：本系统基于DDS信号源的原理，以单片机89C51为控制核心，采用DDFS （直接频率数字频率合成）技术，利用FPGA芯片EP1C6Q240合成大部分的电路，通过LCD的显示来实现波形、频率、幅度的控制输入，利用双口RAM进行数据的存储，双D/A的方法来实现频率的稳幅输出，再通过低通滤波器实现频率由1Hz~500KHz，幅度由0~5V的稳定输出的信号源。

关键字：DDS，单片机，FPGA，双口RAM，双D/A。

目录
总体框图
幅度控制、双D/A设计
双D/A转换是实现幅度可调和任意波形输出的关键，第一级D/A的输出作为第二级D/A转换的参考电压，以此来控制信号发生器的输出电压。

D/A转换器的电流建立时间将直接影响到输出最高频率。

本系统采用的是DAC800，电流建立时间为100ns，在最高频率点，一个周期输出32点，因此极限频率大概是。

EDA课程设计——基于DDS的正弦信号发生器设计（模版）第一篇：EDA课程设计——基于DDS的正弦信号发生器设计（模版）顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DDS ISPORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0);EN:IN STD_LOGIC;RESET:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));END ENTITY DDS;ARCHITECTURE BEHAVE OF DDS ISCOMPONENT SUM99 ISPORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0);EN:IN STD_LOGIC;RESET:IN STD_LOGIC;CLK:IN STD_LOGIC;OUT1:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));END COMPONENT SUM99;COMPONENT REG1 ISPORT(D:IN STD_LOGIC_VECTOR(9 DOWNTO 0);CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));END COMPONENT REG1;COMPONENT ROM ISPORT(CLK:IN STD_LOGIC;ADDR:IN STD_LOGIC_VECTOR(9 DOWNTO 0);OUTP:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));END COMPONENT ROM;COMPONENT REG2 ISPORT(D:IN STD_LOGIC_VECTOR(8 DOWNTO 0);CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));END COMPONENT REG2;SIGNAL S1:STD_LOGIC_VECTOR(9 DOWNTO 0);SIGNAL S2:STD_LOGIC_VECTOR(9 DOWNTO 0);SIGNAL S3:STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINU0:SUM99PORTMAP(K=>K,EN=>EN,RESET=>RESET,CLK=>CLK,OUT1=>S1);U1:REG1 PORT MAP(D=>S1,CLK=>CLK,Q=>S1);U2:ROM PORT MAP(ADDR=>S2,CLK=>CLK,OUTP=>S3);U3:REG2 PORT MAP(D=>S3,CLK=>CLK,Q=>Q);END ARCHITECTURE BEHAVE;正弦查找表 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ROM IS PORT(ADDR:IN STD_LOGIC_VECTOR(6 DOWNTO 0);CLK:IN STD_LOGIC;OUTP:OUT SIGNED(7 DOWNTO 0));END ENTITY ROM;ARCHITECTURE ART OF ROM IS BEGIN PROCESS(CLK)IS BEGIN IF(CLK'EVENT AND CLK='1')THEN CASE ADDR IS WHEN “0000000”=>OUTP<=“00000000”;WHEN“0000001”=>OUTP<=“00000010”;WHEN“0000010”=>OUTP<=“00000011”;WHEN“0000011”=>OUTP<=“00000101”;WHEN“0000100”=>OUTP<=“00000110”;WHEN “0000101”=>OUTP<=“00001000”;WHEN “0000110”=>OUTP<=“00001001”;WHEN“0000111”=>OUTP<=“00001011”;WHEN“0001000”=>OUTP<=”00001101“;WHEN ”0001001“=>O UTP<=”00001110“;WHEN ”0001010“=>OUTP<=”0001000 0“;WHEN ”0001011“=>OUTP<=”00010001“;WHEN ”000 1100“=>OUTP<=”00010011“;WHEN ”0001101“=>OUTP< =”00010100“;WHEN ”0001110“=>OUTP<=”00010110“; WHEN ”0001111“=>OUTP<=”00010111“;WHEN ”0010000“=>OUTP<=”00011001“;WHEN ”0010001“=>OUTP<=”0 0011011“;WHEN ”0010010“=>OUTP<=”00011100“;WHEN ”001 0011“=>OUTP<=”00011110“;WHEN ”0010100“=>OUTP< =”00011111“;WHEN ”0010101“=>OUTP<=”00100001“; WHEN ”0010110“=>OUTP<=”00100010“;WHEN ”0010111“=>OUTP<=”00100100“;WHEN ”0011000“=>OUTP<=”0 0100101“;WHEN ”0011001“=>OUTP<=”00100111“;WHEN ”0011010“=>OUTP<=”00101001“;WHEN ”001 1011“=>OUTP<=”00101010“;WHEN ”0011100“=>OUTP< =”00101100“;WHEN ”0011101“=>OUTP<=”00101101“; WHEN ”0011110“=>OUTP<=”00101111“;WHEN ”0011111“=>OUTP<=”00110000“;WHEN ”0100000“=>OUTP<=”0 0110010“;WHEN ”0100001“=>OUTP<=”00110011“;WHEN ”0100010“=>OUTP<=”00110101“;WHEN ”0100011“=>O UTP<=”00110110“;WHEN ”0100100“=>OUTP<=”0011100 0“;WHEN ”0100101“=>OUTP<=”00111001“;WHEN ”010 0110“=>OUTP<=”00111011“;WHEN ”0100111“=>OUTP< =”00111100“;WHEN ”0101000“=>OUTP<=”00111110“; WHEN ”0101001“=>OUTP<=”00111111“;WHEN ”0101010“=>OUTP<=”01000001“;WHEN ”0101011“=>OUTP<=”0 1000011“;WHEN ”0101100“=>OUTP<=”01000100“;WHEN ”0101101“=>OUTP<=”01000110“;WHEN ”0101110“=>O UTP<=”01000111“;WHEN ”0101111“=>OUTP<=”01001001“;WHEN ”0110000“=>OUTP<=”01001010“;WHEN ”011 0001“=>OUTP<=”01001100“;WHEN ”0110010“=>OUTP< =”01001101“;WHEN ”0110011“=>OUTP<=”01001111“; WHEN ”0110100“=>OUTP<=”01010000“;WHEN ”0110101“=>OUTP<=”01010001“;WHEN ”0110110“=>OUTP<=”0 1010011“;WHEN ”0110111“=>OUTP<=”01010100“;WHEN ”0111000“=>OUTP<=”01010110“;WHEN ”0111001“=>O UTP<=”01010111“;WHEN ”0111010“=>OUTP<=”0101100 1“;WHEN ”0111011“=>OUTP<=”01011010“;WHEN ”011 1100“=>OUTP<=”01011100“;WHEN ”0111101“=>OUTP< =”01011101“;WHEN ”0111110“=>OUTP<=”01011111“; WHEN ”0111111“=>OUTP<=”01100000“;WHEN ”1000000“=>OUTP<=”01100010“;WHEN ”1000001“=>OUTP<=”0 1100011“;WHEN ”1000010“=>OUTP<=”01100100“;WHEN ”1000011“=>OUTP<=”01100110“;WHEN ”1000100“=>O UTP<=”01100111“;WHEN ”1000101“=>OUTP<=”0110100 1“;WHEN ”1000110“=>OUTP<=”01101010“;WHEN ”100 0111“=>OUTP<=”01101100“;WHEN ”1001000“=>OUTP< =”01101101“;WHEN ”1001001“=>OUTP<=”01101110“; WHEN ”1001010“=>OUTP<=”01110000“;WHEN ”1001011“=>OUTP<=”01110001“;WHEN ”1001100“=>OUTP<=”0 1110011“;WHEN ”1001101“=>OUTP<=”01110100“;WHEN ”1001110“=>OUTP<=”01110101“;WHEN ”1001111“=>O UTP<=”01110111“;WHEN ”1010000“=>OUTP<=”0111100 0“;WHEN ”1010001“=>OUTP<=”01111010“;WHEN ”101 0010“=>OUTP<=”01111011“;WHEN ”1010011“=>OUTP< =”01111100“;WHEN ”1010100“=>OUTP<=”01111110“; WHEN ”1010101“=>OUTP<=”01111111“;WHEN ”1010110“=>OUTP<=”10000000”;WHEN“1010111”=>OUTP<=“10000010”;WHEN“1011000”=>OUTP<=“10000011”;WHEN“1011001”=>OUTP<=“10000100”;WHEN“1011010”=>OUTP<=“10000110”;WHEN“1011011”=>OUTP<=“10000111”;WHEN “1011100”=>OUTP<=“10001000”;WHEN “1011101”=>OUTP<=“10001010”;WHEN“1011110”=>OUTP<=“10001011”;WHEN“1011111”=>OUTP<=“10001100”;WHEN“1100000”=>OUTP<=“10001110”;WHEN“1100001”=>OUTP<=“10001111”;WHEN“1100010”=>OUTP<=“10010000”;WHEN“1100011”=>OUTP<=“10010010”;WHEN“1100100”=>OUTP<=“10010011”;WHEN“1100101”=>OUTP<=“10010100”;WHEN “00001100110”=>OUTP<=“10010101”;WHEN “1100111”=>OUTP<=“10010111”;WHEN“1101000”=>OUTP<=“10011000”;WHEN“1101001”=>OUTP<=“10011001”;WHEN“1101010”=>OUTP<=“10011010”;WHEN“1101011”=>OUTP<=“10011100”;WHEN“1101100”=>OUTP<=“10011101”;WHEN“1101101”=>OUTP<=“10011110”;WHEN“1101110”=>OUTP<=“10011111”;WHEN“1101111”=>OUTP<=“10100001”;WHEN“1110000”=>OUTP<=“10100010” WHEN “1110001”=>OUTP<=“10100011”;WHEN “1110010”=>OUTP<=“10100100”;WHEN “1110011”=>OUTP<=“10100101”;WHEN“1110100”=>OUTP<=“10100111”;WHEN“1110101”=>OUTP<=“10101000”;WHEN“1110110”=>OUTP<=“10101001”;WHEN“1110111”=>OUTP<=“10101010”;WHEN“1111000”=>OUTP<=“10101011”;WHEN“1111001”=>OUTP<=“10101100”;WHEN“1111010”=>OUTP<=“10101110”;WHEN“1111011”=>OUTP<=“10101111”;WHEN“1111100”=>OUTP<=“10110000”;WHEN“1111101”=>OUTP<=“10110001”;WHEN“1111110”=>OUTP<=“10110010”;WHEN“1111111”=>OUTP<=“10110011”;WHENOTHERS=>OUTP<=“ 00000000”;END CASE;END IF;END PROCESS;END ARCHITECTURE ART;DAC 0832的VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITY DAC0832 IS PORT(CLK:IN STD_LOGIC;RST:IN STD_LOGIC;ILE:OUT STD_LOGIC;CONT:OUT STD_LOGIC;DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY;ARCHITECTURE BEHAVE OF DAC0832 IS SIGNAL Q:INTEGER RANGE 0 TO 63;SIGNAL DATA:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(CLK)BEGINIF RST='1'THEN Q<=0;ELSIF CLK'EVENT AND CLK='1'THEN IF DATA=“11111111”THEN DATA<=“00000000”;ELSE DATA<=DATA+1;END IF;ELSE Q<=Q+1;END IF;END PROCESS;ILE<='1';CONT<='0';DATA_OUT<=DATA;END ARCHITECTURE BEHAVE;频率控制字 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY REG0 ISPORT(CLK:IN STD_LOGIC;LOCK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));END ENTITY REG0;ARCHITECTURE ART OF REG0 IS BEGINPROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF LOCK='1'THENQ<=“0000011111”;END IF;END IF;END PROCESS;END ARCHITECTURE ART;相位寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG1 ISPORT(D:IN STD_LOGIC_VECTOR(9 DOWNTO 0);CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));END ENTITY REG1;ARCHITECTURE BEHAVE OF REG1 IS BEGINPROCESS(CLK)ISBEGINIF(CLK'EVENT AND CLK='1')THENQ<=D;END IF;END PROCESS;END ARCHITECTURE BEHAVE;输出数据寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG2 IS PORT(D:IN STD_LOGIC_VECTOR(8 DOWNTO 0);CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));END ENTITY REG2;ARCHITECTURE BEHAVE OF REG2 IS BEGINPROCESS(CLK)ISBEGINIF(CLK'EVENT AND CLK='1')THENQ<=D;END IF;END PROCESS;END ARCHITECTURE BEHAVE;相位累加器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUM99 ISPORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0);CLK:IN STD_LOGIC;EN:IN STD_LOGIC;RESET:IN STD_LOGIC:OUT1:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));END ENTITY SUM99;ARCHITECTURE BEHAVE OF SUM99 ISSIGNAL TEMP:STD_LOGIC_VECTOR(9 DOWNTO 0);BEGINPROCESS(CLK,EN,RESET)ISBEGINIF RESET='1'THENTEMP<=“0000000000”;ELSEIF CLK'EVENT AND CLK='1'THENIF EN='1'THENTEMP<=TEMP+K;END IF;END IF;END IF;OUT1<=TEMP;END PROCESS;END ARCHITECTURE BEHAVE;图1.顶层电路原理图图2.dds波形仿真图图3.rom波形仿真图图4.相位寄存器reg1仿真波形图图5.寄存器reg2的波形仿真图6.相位累加器仿真波形图图7.优化过程及对比波形（A——H）图A图B图C图D图E 23图F图G图H第二篇：DDS函数信号发生器的设计DDS函数信号发生器的设计、仿真及下载一、实验设计① 利用DDS（Direct DIgital Frequency Synthesis，即直接数字频率合成）技术产生稳定的正弦波，三角波和方波输出，输出频率为10~1000kHz且频率可调，步进为10Hz，1kHz，10kHz，100kHz。

基于DDS的任意信号发生器设计的开题报告1. 研究背景和意义随着现代通信、测量、测试系统的发展，需要对不同频率范围的信号进行产生、放大、调制等操作。

信号发生器作为测试中的一种基础仪器，在通信、测量、测试等领域有着广泛的应用。

传统的信号发生器使用数字控制数据采样(DDS)技术，具有频率高、相位稳定性好、频谱非常纯净等优点。

然而，传统的DDS信号发生器设计复杂、成本昂贵等缺点，更重要的是，其设计往往需要硬件和软件相结合，而且缺乏统一的规范和标准。

基于DDS的任意波形发生器可用于产生任意复杂的波形，其核心部件是DDS芯片。

DDS芯片具有极高的频率稳定性和精度，而且能够产生非常复杂的信号。

基于DDS的任意波形发生器的出现，使得信号发生器的设计难度大为降低，功率装置的体积更小、更精准、更易于操作且功能更强大。

该仪器可用于无线通信、天气雷达分析、磁共振成像、声信号产生等从15MHz到14GHz的频率范围。

2. 设计内容和技术路线基于DDS的任意波形发生器的设计主要包括硬件设计和软件设计两个方面。

硬件设计在硬件设计上，需要选择合适的DDS芯片、功率放大器、输入输出接口等元器件，并将它们在PCB板上布局并完成设计。

其中，DDS芯片是整个系统的核心，需要选择高性能、高速、高精度的DDS芯片。

在功率放大器的设计方面，需要根据DDS芯片所产生的低频信号经过低通滤波后来驱动功率放大器，将低功率信号放大到要求的功率范围内再通过无线射频传输到接收端。

软件设计在软件设计方面，需要编程控制DDS芯片来产生任意复杂的波形，并完成通信接口的设计。

其中，需要使用熟悉的嵌入式开发环境，根据DDS 芯片特定的寄存器集，以及相应的驱动程序来实现DDS芯片的控制和操作。

同时，需要编写计算机控制程序，来与DDS芯片进行通信交互，完成用户所需的波形生成和输出操作。

技术路线整个设计技术路线如下：方案选择根据项目需求和技术储备选择最佳技术方案元器件选型硬件设计方案中选择合适的元器件，如DDS芯片、功率放大器等软件设计中选用熟悉的开发环境来编写相应的程序硬件设计安排选定元器件的布局，完成硬件电路设计软件设计编写通信控制程序，生成任意波形信号组装调试PCB制板、元器件焊接、组装调试，使硬件系统正常工作系统测试对系统功能进行综合测试，完成故障排除和优化调整验收和文档完成系统验收和技术文档的整理3. 预期成果和意义预期成果本设计旨在设计一款基于DDS的任意波形发生器，能够发生任意复杂的波形信号，并提供相应的通信接口。

实验五DDS信号发生器的设计(1) 实验目的：学习利用EDA技术和FPGA实现直接数字频率综合器DDS的设计。

(2) 实验原理：直接数字频率综合技术，即DDS技术，是一种新型的频率合成技术和信号产生方法。

其电路系统具有较高的频率分辨率，可以实现快速的频率切换，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。

f SIN = M（f clk/2n）DDS基本结构相位累加器位宽和采样点关系【例11-12】LIBRARY ieee; --波形数据ROMUSE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.altera_mf_components.all;ENTITY data_rom ISPORT( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0);inclock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END data_rom;. . .init_file => "./data/ rom_data.mif ", --波形数据初始化文件路径lpm_hint => "ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2",. . .END;【例11-13】LIBRARY IEEE; --32位加法器模块USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER32B ISPORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0);B : IN STD_LOGIC_VECTOR(31 DOWNTO 0);S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END ADDER32B;ARCHITECTURE behav OF ADDER32B ISBEGINS <= A + B;END behav;【例11-14】--32位寄存器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT ( Load : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(Load, DIN)BEGINIF Load'EVENT AND Load = '1' THEN -- 时钟到来时，锁存输入数据DOUT <= DIN;END IF;END PROCESS;END behav;【例11-15】rom_data.mif 10位正弦波数据文件，读者可用MATLAB/DSP Builder 生成 WIDTH=10;DEPTH=1024;ADDRESS_RADIX=DEC;DATA_RADIX=DEC;CONTENT BEGIN0 : 513; 1 : 515; 2 : 518; 3 : 521; 4 : 524; 5 : 527; 6 : 530; 7 : 533; 8 : 537; 9 : 540; 10 : 543; 11 : 546; 13 : 549; 13 : 552; 14 : 555;. . . . . .（略去部分数据）1018 : 493; 1019 : 496; 1020 : 499; 1021 : 502; 1022 : 505; 1023 : 508; END;(3) 实验内容1：详细述叙DDS 的工作原理，依据例11-12至例11-15完成仿真，并由仿真结果进一步说明DDS 的原理。

基于DDS的信号发生器设计一、引言信号发生器是电子测量仪表中常见的一种设备，用于产生具有不同特性的信号，以便在各种实验、测试和校准工作中使用。

传统的信号发生器通常通过模拟电路来实现，但由于其受到尺寸、可调性和稳定性等限制，逐渐被数字信号发生器（DDS）所取代。

DDS信号发生器利用数字技术直接生成信号，具有调频范围广、频率稳定度高、精度高等优点。

二、DDS技术原理DDS技术（Direct Digital Synthesis，直接数字合成）是一种通过数字信号直接合成模拟信号的技术，它将数字信号与时钟同步，并通过数模转换得到模拟信号。

DDS技术的实现核心是相位累加器、数控振荡器和数模转换器。

相位累加器用于累加相位值，数控振荡器通过相位值生成相应频率的信号，而数模转换器将生成的数字信号转换为模拟信号。

基于DDS的信号发生器可以通过使用FPGA（Field Programmable Gate Array）和AD（Analog Devices）公司的AD9854芯片来实现。

使用FPGA实现相位累加器和控制逻辑，AD9854负责生成模拟信号。

下面是基于DDS的信号发生器的设计步骤：1.系统架构设计DDS信号发生器可分为控制模块、相位累加模块、频率累加模块和数模转换模块。

控制模块负责接收用户输入的参数，并控制相位、频率等；相位累加模块负责相位的累加和输出；频率累加模块负责频率的累加和输出；数模转换模块负责将数字信号转换为模拟信号。

2.相位累加模块设计相位累加器使用FPGA中的计数器模块实现。

设置计数器的位宽，根据所需的相位分辨率来确定。

通过改变计数器的初始值和计数步长，可以实现相位的变化。

3.频率累加模块设计频率累加器使用FPGA中的加法器模块实现。

根据所需的频率范围和分辨率，对加法器的输入信号进行控制，实现频率的变化。

4.数模转换器设计AD9854芯片负责将数字信号转换为模拟信号。

将FPGA中的数字信号输入AD9854中，经过数模转换后输出模拟信号。

毕业论文开题报告电子信息工程基于DDS技术的数控信号发生器的设计一.课题研究意义及现状直接数字频率合成DDS(Digital Direct Frequency Synthesis)是一种新的频率合成方法,是频率合成的一次革命。

但是限于当时微电子技术和数字信号处理技术的限制,DDS并没有得到足够的重视, 随着现代超大规模集成电路集成工艺的高速发展,使得数字频率合成技术得到了质的飞跃, 它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面, 已远远超过了传统频率合成技术所能达到的水平。

但是由于D D S 数字化实现的固有特点, 决定了其输出频谱杂散较大，从20世纪80年代末开始通过深入的研究认识了DDS杂散成因及其分布规律后, 对DDS相位累加器进行了改进,ROM数据进行了压缩,使用了抖动注人技术以及对DDS工艺结构和系统结构进行了改进。

这些改进技术促使了AD、Qualcomm、stanford等公司一系列优良的DDS器件不断出现。

但工艺的完善并没有彻底解决DDS中DAC的瞬态毛刺和非线性这些固有缺陷, 而这些问题还会随着温度变化和电路工艺引人的数字噪声等发生随机变化,他们所带来的输出信号频谱质量劣化很难改善。

目前为止,DDS输出的频谱杂散很少有做到-60dBc以下的产品,一般比较好的产品都在-70dBe左右。

近几年来,随着DDS技术的不断完善和发展,其输出频率、杂散、相位噪声、功耗、集成化等各项性能指标较早期产品已有大大提高, 出现了一系列的优秀产品。

由于其在频率合成以及信号调制等方面出色的性能, 应用范围已扩展到通信、宇航、遥控遥测、仪器仪表等各项电子领域。

二.课题研究的主要内容和预期目标主要内容:设计DDS技术的数控信号发生器。

基本要求：(1)DDS输出频率为1Hz-10MHz的正弦信号。

(2)为了增加频率控制方式的多样性，设计频率控制的3种方式：点频，扫频，跳频，默认时为跳频。

基于DDS的正弦波信号发生器的设计DDS（Direct Digital Synthesis，直接数字合成）技术是一种通过数字计算得到各种波形信号的合成技术。

正弦波信号发生器是一种用于产生正弦波信号的电子设备，通常用于各种测量、实验和测试中。

本文将介绍基于DDS的正弦波信号发生器的设计。

1.设计目标我们的设计目标是开发一个基于DDS的正弦波信号发生器，具有以下特点：-可以生成多种频率的正弦波信号；-可以通过数字控制方式调整频率；-可以输出稳定的、低失真的正弦波信号。

2.设计思路-选择一个固定的时钟频率作为DDS系统的时钟频率；-使用一个相位累加器来产生一个递增的相位值，该相位值与输出的正弦波信号频率相关；-使用一个查表ROM存储正弦波的采样值，根据相位值从查表ROM中读取相应的采样值；-使用一个数字到模拟转换器（DAC）将采样值转换成模拟信号输出。

3.系统设计基于上述思路，我们可以设计一个基于DDS的正弦波信号发生器，具体步骤如下：-设计一个用于控制频率的数字控制模块。

该模块可以接收一个控制信号，根据控制信号计算应当输出的频率，并将频率值传递给相位累加器。

-设计一个相位累加器模块。

该模块可以接收一个时钟信号和一个频率值，并根据时钟信号和频率值递增相位值，并将相位值传递给查表ROM模块。

-设计一个查表ROM模块。

该模块可以接收一个相位值，并根据相位值从查表ROM中读取相应的采样值。

-设计一个数字到模拟转换器（DAC）模块。

该模块可以接收一个采样值，并将采样值转换成模拟信号输出。

4.系统性能考虑在设计基于DDS的正弦波信号发生器时，需要考虑一些性能指标以确保输出的信号质量，如下所示：-频率范围：选择合适的时钟频率和相位累加器实现合理的频率范围。

-分辨率：根据需要的输出信号精度选择合适的查表ROM大小和DAC分辨率。

-失真度：选择合适的查表ROM分辨率和DAC精度，以及合适的滤波器设计，以保证输出信号的低失真度。

基于DDS信号发生器的设计基于DDS（Direct Digital Synthesis）信号发生器的设计是一种使用数字技术生成模拟信号的方法。

DDS信号发生器采用数字频率合成技术，具有频率范围广、频率分辨率高、频率稳定性好等优点，被广泛应用于通信、测量、无线电频率合成等领域。

在本文中，将详细介绍基于DDS信号发生器的设计方案。

一、DDS信号发生器的基本原理DDS信号发生器利用数字技术生成模拟信号，主要由时钟、相位累加器（Phase Accumulator）、相位调制器（Phase Modulator）和数模转换器（Digital-to-Analog Converter）等部分组成。

其基本原理如下：1.时钟：提供稳定的时钟信号，作为DDS信号发生器的时间基准。

2.相位累加器：接收时钟信号，用于累加相位增量，并生成数字相位信息。

3.相位调制器：将数字相位信息转换为模拟的、连续的相位信息。

4.数模转换器：将相位信息转换为模拟信号，并提供给外部使用。

二、基于DDS信号发生器的设计方案1.频率范围：DDS信号发生器的频率范围应满足实际应用需求。

一般DDS芯片的频率范围为几千Hz到几百兆Hz，可以选择适当的芯片。

2.频率分辨率：DDS信号发生器的频率分辨率应足够高，能够满足对精细频率调整的需求。

一般DDS芯片的频率分辨率为1Hz或更高。

3.频率稳定性：DDS信号发生器的频率稳定性应较高，能够保证频率输出的准确性和稳定性。

可以通过选择高质量的时钟源来提高频率稳定性。

4.输出波形：DDS信号发生器可以生成多种波形，如正弦波、方波、三角波、锯齿波等。

设计时应根据应用需求选择适合的波形。

5.控制接口：DDS信号发生器通常需提供控制接口，如USB、串口、以太网等，方便用户对信号发生器进行控制和调整。

设计方案可以按以下步骤进行：1.选择DDS芯片：根据需求选择合适的DDS芯片，如AD9850、AD9833等。

2.系统架构设计：根据芯片和性能要求设计系统架构，包括时钟源、数模转换器、滤波电路等。