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第6章 基于HDL的设计输入

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基于HDL实现的基本门电路设计

基于HDL实现的基本门电路设计

Verilog HDL模块的一般结构
模块声明 module 模块名（port1,port2,port3…portn); 端口声明语句块 逻辑功能描述语句块 endmodule
1、模块声明
模块声明包括模块名字和模块输入\输出列表， 格式如下：
module 模块（port1,port2,poቤተ መጻሕፍቲ ባይዱt3…portn); 如： module nand2_ex1(a,b,f)； module mux2_1ex1(s,a,b,f)；
标识符可以是任意一组字母、数字以及符号“$”和 下画线“_”的组合，但必须是字母和下画线开头。
标识符是区分大小写的。 如：reg_out,count,p0,f,F,ABC$,
哪些标识符 是合法的？
_M1_D1,8_data,*out,
input,
课堂练习
用三种方法描述2输入的或非门电路的 Verilog代码
2、端口声明语句
input 端口名1，端口名2……；//声明输入端口
如：input a,b;
//a、b为输入端口
output 端口名1，端口名2……；//声明输出端口
如：ouput f;
//f为输出端口
inout 端口名1，端口名2……；//声明双向端口
如：inout w_r;
//w_r为双向端口
三、Verilog电路模块的一般结构
用Verilog HDL描述的电路设计称为模块，也就是该 电路的Verilog HDL模型。
模块描述某个电路的功能或结构以及与其他模块通 信的外部接口，是Verilog 的基本描述单位。
用Verilog语言编写代码来设计一个电路的过程也就 称为对电路建模的过程。

EDA习题集

EDA习题集

《电子设计自动化（EDA）》习题集第一章、EDA技术概述一、填空题1、一般把EDA技术的发展分为 、、 三个阶段。

2、EDA设计流程包括 、 、、 四个步骤。

3、EDA的设计验证包括 、 、 三个过程。

4、EDA的设计输入包括 、 、 。

5、当前最流行的并成为IEEE标准的硬件描述语言包括和 。

6、将硬件描述语言转化为硬件电路的重要工具软件称为 。

二、单项选择题1、VHDL语言属于 描述语言。

A．普通硬件 B. 行为 C. 高级D. 低级2、基于硬件描述语言HDL的数字系统设计目前最常用的设计方法为A. 自底向上B. 自顶向下C. 积木式D. 顶层3、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为A．仿真器 B. 综合器 C. 适配器 D.下载器4、在EDA工具中，能完成目标系统器件上布局软件称为A．仿真器 B. 综合器 C. 适配器 D.下载器　 第2章、大规模可编程逻辑器件　一、填空题1、集成度是集成电路一项重要的指标，可编程逻辑器件按集成密度可分为 和 两类。

2、可编程逻辑器件的编程方式可分为 和 两类。

3、基于EPROM、E2PROM和快闪存储器件的可编程器件，在系统断电后编程信息 。

4、基于SRAM结构的可编程器件，在系统断电后编程信息 。

5、CPLD器件中至少包括 、 、 三种结构。

6、FPGA的三种可编程电路分别是 、、 三种结构。

7、根据逻辑功能块的大小不同，可将FPGA分为和 两类；据FPGA内部连线结构的不同，可将FPGA分为 和 两类；据FPGA采用的开关元件不同，可将FPGA分为 和 两类.8、目前常见的可编程逻辑器件的编程和配置工艺包括基于 、基于 和基于 三种编程工艺。

二、 单项选择题1、在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是A. EPLDB. CPLDC. FPGAD. PAL2、在下列可编程逻辑器件中，属于易失性器件的是A. EPLDB. CPLDC. FPGAD. PAL3、在自顶向下的设计过程中，描述器件总功能的模块一般称为A．底层设计 B. 顶层设计 C. 完整设计 D. 全面设计4、边界扫描测试技术主要解决 的测试问题A．印制电路板 B. 数字系统 C. 芯片 D. 微处理器　三、 简答题1、CPLD和FPGA有什么差异？在实际应用中各有什么特点？第3章、VHDL编程基础一、填空题1、VHDL设计实体的基本结构由 、、 、 和 等部分组成。

EDA技术实用教程-VHDL版课后答案

EDA技术实用教程-VHDL版课后答案

第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。

FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。

FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。

1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。

综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。

(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。

(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。

综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。

自-Cadence Concept HDL原理图输入

自-Cadence Concept HDL原理图输入

Ａlleｇro DｅsignＥnｔry HDL原理图输入方式孙海峰Design EnｔrｙHDL是Caｄｅnce公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境,具有强大的操作编辑功能。

设计者在HDL环境中能够完成整个原理图设计流程,可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。

HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PＣB的导入,以及PＣB改动反标到原理图等交互式操作。

接下来,按照原理图设计输入流程，我来详细阐述Dｅsign Eｎｔry HDL原理图的输入方式。

一、进入Dｅｓiｇn Ｅnｔｒy HDL用户界面进入ＨDL原理图输入界面的步骤如下。

１、执行“开始/程序／Cadｅnｃe 16．3/Dｅｓign Eｎtry HDL”命令,将弹出产品选择对话框２、进入产品界面,弹出Ｏpen Proｊeｃｔ对话框其中Open Recent用以打开最后运行的项目；Open Open aｎExｉsｔing Pｒｏject用以打开一个已有的项目；CreatｅａＮew Prｏｊect用以新建一个项目。

3、点击Cｒeatｅa Nｅw Prｏjecｔ新建项目,则进入新建项目向导，填入新建项目名称和保存位置，如下图。

４、点击下一步，进入PｒｏｊｅcｔLibrariｅs对话框，在可用元件库中为项目添加元件库5、点击下一步,进入Deｓiｇn Nａmｅ对话框，Lｉbrarｙ中选择需要的元件库,Design 中可以填写新建项目名称,也可以选择已有元件，对其进行修改。

6、点击下一步，进入Ｓuｍｍarｙ对话框，显示前面步骤所设置的所有内容。

７、点击Fｉｎish按钮,在接下来的对话框中均确定就可以完成项目的新建，并出现原理图工作界面。

其中：(1）标题栏——显示文件所在路径和文件名称;(２）菜单栏——项目所有相关操作的集合;包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、RＦ-ＰCB菜单、工具菜单、窗口菜单和帮助菜单。

浙大本科VerilogHDL(教学)

浙大本科VerilogHDL(教学)
理解 • 开关级：有关物理形状和布局参数的模块，非
常难理解
11
抽象级别和综合与仿真的关系
行为仿真：行为的验证和验证模块分割的合理性 前仿真 ：即 RTL级仿真，检查有关模块逻辑执行步
骤是否正确。 逻辑综合：把RTL级模块转换成门级 。 后仿真：用门级模型做验证，检查门的互连逻辑其功
能是否正确。 布局布线： 在门级模型的基础上加上了布线延时 布局布线后仿真：与真实的电路最接近的验证。
行为级：技术指标和算法的Verilog描述 RTL级：逻辑功能的Verilog描述 门级 ：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述
10
Verilog HDL 的抽象级别
• 行为级：有关行为和技术指标模块，容易理解 • RTL级：有关逻辑执行步骤的模块，较难理解 • 门级 ：有关逻辑部件互相连接的模块，很难
第4页
为什么要用 硬件描述语言来设计？
• 电路的逻辑功能容易理解； • 便于计算机对逻辑进行分析处理； • 把逻辑设计与具体电路的实现分成两个独立
的阶段来操作； • 逻辑设计与实现的工艺无关； • 逻辑设计的资源积累可以重复利用； • 可以由多人共同更好更快地设计非常复杂
的逻辑电路（几十万门以上的逻辑系统）。
module mux2_1 (A, B, select, OUT);
input A, B, select;
//输入、输出列表
output OUT; wire y1,y2,y3; not G1(y1,select); and G2(y2,A,y1);
//变量定义 //结构描述
中间变量
非门实例 与门实例
第2页
二、Verilog HDL语言的主要特征

第6章 Verilog HDL设计进阶习题

第6章 Verilog HDL设计进阶习题
15
1CLK7476N 1K ~1Q ~1CLR 14
U3A 7400N
3
V1 100 Hz 5V J1
10 9 2 7 6 5 4 3
74194N
9 QD QC QB QA 12 13 14 15 11 13 14 15 16 17 18 19 20 21 22 23 1 2 3 4 5 6 7 8 G D C B A
//Verilog设计一个4位4输入最大数值检测电路 module Maximum_value_detection(Mostlarge,a,b,c,d);//4位 4输入最大数值检测电路 output [3:0] Mostlarge; input [3:0] a,b,c,d; wire[3:0]sum1,sum2,sum3;
习
CP 1 2 3 4 5 6 QD(A2) QC(D4、~D5) 0 0 0 1 1 1 1 1 1 0 ~0 0 QB(A1) 0 1 1 0 0 1
题
QA(A0、D7) 1 0 1 0 1 0 D D1 D2 D3 D4 D5 D6 F 0 1 0 0 1 0
7
8 9 10 11
1
1 1 1 1
U1
74150N
Key = Space
XSC1
Ext Trig + _ A + _ + B _
U5A 7404N
E15 E14 E13 E12 E11 E10 E9 E8 E7 E6 E5 E4 E3 E2 E1 E0
0
1 ~1 1 1
1
0 0 1 1
1
0 1 0 1
D7
D4 D5 D6 D7
1
1 0 0 1
VDD 5V U2 U1A 74S04D

第6章 基于HDL的设计输入


第6章 基于HDL的设计输入 -添加设计和检查
在这个例子的完成过程中，将对HDL文件进行检查， 修改语法错误，并建立一个VHDL模块，添加IP核和时钟 模块，通过使用混合设计方法完成所有设计输入流程。所 有后面的设计流程都基于这个设计示例完成。 图6.5显示的是上面的工程建立完成后，在ISE主界面 的source子窗口的界面。从该图可以看到在设计工程中虽 然已经例化了timer_cnt模块，但没有该模块的HDL的描述 （文件旁有“？”标识）。为了添加该文件并进行检查， 按 照下面的步骤将完成添加该文件并进行语法检查。
基于HDL的设计输入
何宾 2008.09
第6章 基于HDL的设计输入-本章概要
该章主要是通过一个设计实例介绍基于HDL的设计流程。 通过这个设计实例，读者可以掌握基于HDL语言的基本设 计流程。这个设计基于HDL语言和IP核。 本章是HDL基本设计流程的第一部分，当设计输入完 成后，应依次完成行为仿真、设计实现（翻译、映射和布 局布线）、时序仿真、下载和配置的基本设计流程。
第6章 基于HDL的设计输入-软件环境
2、处理（process）子窗口 在该窗口只有一个处理标签。该标签有下列功能： 增加已有文件； 创建新文件； 察看设计总结（访问符号产生工具，例化模板，察看 命令行历史和仿真库编辑）； 用户约束文件（访问和编辑位置和时序约束）； 综合（检查语法、综合、察看RTL和综合报告）； 设计实现（访问实现工具，设计流程报告和其它一些 工具）； 产生可编程文件（访问配置工具和产生比特流文件）
第6章 基于HDL的设计输入-设计描述
1、该设计有下面的输入信号： strtstop：启动和停止秒表； reset：复位秒表00：00：00状态，且秒表在时钟模 式下； clk：外部输入时钟信号； mode：控制时钟和秒表模式。只有当时钟或定时器 处于未计数状态时，该信号才起作用； lap_load：这个信号有两个功能。在时钟模式下，显 示当前的时钟值。在定时器模式下，当定时器没有计 数时，从ROM中加载预设的值并显示；

HDL 第6次课


测试与仿真
测试仿真 施加 激励 待验证 设计模块 响应 输出 观察输出 对比结果
观察对比波形（波形仿真） 测试激励 待测设计 生成文本（命令式仿真）
对已设计模块的测试与仿真通常可分为以下三个步骤： 对被测设计的顶层接口进行例化。 给被测设计的输入接口添加激励。 判断被测设计的输出响应是否满足设计要求
//二输入与门 module and_2（A,B,F）; input A,B; output F; and U1（F,A,B）; endmodule
//半加器 开关级描述（调用开关级元件） module halfadder（A,B,F,CO）; input A,B; UDP级描述（用户自定义元件） output F,CO; xor U1（F,A,B）; and U2（CO,A,B）; 元件名 （<时延>）<实例名>（<端口列表>） endmodule 类型 基本门 多输入门 元件
end
添加复位信号
//复位信号产生 //复位低有效，已定义“’timescale 1ns/1ps” initial begin rst_n=0; #100； //100ns延时
rst_n=1； //撤销复位
end
课后作业：
1、利用不同描述方式设计加法器、乘法器
2、练习编写加法器、乘法器测试模块
行为描述方式侧重反映电路输入、输出信号间的关系， 一般采用 initial 语句或 always 语句描述逻辑功能。
//二输入与门 module and_2（A,B,F）; input A,B; output F; reg F; initial F=0; always@（A or B） assign=A&B; endmodule //半加器 module halfadder（A,B,F,CO）; input A,B; output F,CO; reg F，CO; always@（A or B） begin case（｛A,B｝） 2’b00：begin F=0;CO=0;end 2’b01：begin F=1;CO=0;end 2’b10：begin F=1;CO=0;end 2’b11：begin F=1;CO=1;end end endmodule

基于HDL输入法分频器的设计实验心得和经验总结

基于HDL输入法分频器的设计实验心得和经验总结基于 HDL 输入法分频器的设计实验心得和经验总结，主要写了自己对 HDL 输入法的看法，设计目标等。

在设计前期准备阶段，要求掌握的软件工具有： PS、 CDR、 ai、 photoshop、 logicpc、AutoCAD、 CorelDRAW、 Flash。

其他网络资源：搜索引擎。

输入法是现代社会中必不可少的工具之一，它们能够让我们表达出更多的情感并且展示给世界上所有的人，这样使我们通讯方便起来，在中国互联网信息化发展迅速的今天，输入法已成为我们生活中必不可缺的一部分，它们正在逐渐取代键盘打字而成为我们日常交流的重要工具。

输入法主要包括拼音输入法、五笔输入法、笔画输入法、英文输入法以及手写输入法。

在此本人想介绍一下关于汉语拼音输入法的设计。

第二章关键词：声明语言，输入法首先要做到的就是设计合理的声明语言，由于我们的汉语是方块形式，所以应该用声明语言把每个汉字变成符号进行输入。

在这里声明语言主要指的是符号和数据库，符号是由声明语言构造的，声明语言存储着每个汉字，当你选择某个汉字后，声明语言根据你的需要提供相应的符号。

这样既节省了大量的时间又保证了输入的质量。

例如：“好”字是由“女”和“子”组成的，那么我们就可以3x3=9个汉字（女）+1个符号（子），即：“女子”；同理，还有“去”、“水”等。

在设计中应注意：一定要确定你所设计的声明语言，这将决定你的设计的效率。

我认为设计任何东西都要从最简单的开始，如果太复杂就无法解决问题，因此要抓住问题的核心，才能真正解决问题。

这些东西在网上很容易找到，只要你留心观察就会发现，并且可以学习别人的优点加以改进。

但在这个设计过程中我也遇到了许多困难，因此也积累了一些经验。

第三章关键词：说话人的语气在平时聊天的过程中，经常会听见两种截然不同的语气，一种是“你怎么搞的？！”另外一种则是“嗯，知道了”或者“哦”等类似的语气，这是为什么呢？原来，前者带有强烈的责怪语气，而后者则带有谦虚的语气。

数字系统设计与verilog HDL 第6章


4．关系运算符（Relational operators） < 小于 <= 小于或等于 > 大于 >= 大于或等于

5．等式运算符（Equality Operators） == 等于 != 不等于 === 全等 !== 不全等

例：对于A=2'b1x和 B=2'b1x，则 A==B结果为x, A===B结果为1
关键字（Keywords）
Verilog语言内部已经使用的词称为关键字或
保留字，这些保留字用户不能作为变量或节点
名字使用。
关键字都是小写的。
6.2 常量
程序运行中，值不能被改变的量称为 常量（constants），Verilog中的常量主 要有如下3种类型：
◆ 整数 ◆ 实数
◆ 字符串
整数（integer）
字符串（Strings）

字符串是双引号内的字符序列。 字符串不能分成多行书写。例如：
"INTERNAL ERROR"

字符串的作用主要是用于仿真时，显示一些 相关的信息，或者指定显示的格式。
6.3 数据类型
数据类型（Data Type）是用来表示数字电路中的 物理连线、数据存储和传输单元等物理量的。
空白符和注释
空白符（White space） 空白符包括：空格、tab、换行和换页。空白符使 代码错落有致，阅读起来更方便。在综合时空白符 被忽略。 注释（Comment） ◆ 单行注释：以“//”开始到本行结束，不允许续 行 ◆ 多行注释：多行注释以“/*”开始，到“*/”结 束
标识符（Identifiers）
第6章 Verilog HDL语法与要素
主要内容
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第6章 基于HDL的设计输入-工程建立
在建立工程前，需要将示例文件从光盘上拷到创建工 程的路径下。该设计完成一个比赛用的秒表计时器（设计 文件通过/support/techsup/tutorials /tutorials9.htm资源下载）。 1、在桌面上，双击ISE9.2的图标或者在开始菜单->所 有程序->XilinxISE9.1->Project Navigator。在ISE主界面中 选择File->New Project。如图6.2所示，桌面出现下面的界 面；
第6章 基于HDL的设计输入-综合工具介绍
2、Synplify/Synplify pro工具 这种综合工具不属于ISE的一部分，如需使用必须单独 的购买。这种综合工具只能用于基于HDL语言的设计流 程，而不能用于基于原理图的设计流程。 3、XST综合工具 这种综合工具是ISE软件包的一部分，是Xilinx公司自 己的综合工具。这种综合工具对基于HDL语言和原理图的 设计流程均可使用。
基于HDL的设计输入
何宾 2010.07
第6章 基于HDL的设计输入-本章概要
该章主要是通过一个设计实例介绍基于HDL的设计流程。 通过这个设计实例，读者可以掌握基于HDL语言的基本设 计流程。这个设计基于HDL语言和IP核。 本章是HDL基本设计流程的第一部分，当设计输入完 成后，应依次完成行为仿真、设计实现（翻译、映射和布 局布线）、时序仿真、下载和配置的基本设计流程。
第6章 基于HDL的设计输入-软件环境
图6.1给出了ISE的主界面窗口。ISE的主界面可以分为4
个子窗口。
图6.1 ISE的主界面
第6章 基于HDL的设计输入-软件环境
左上角的窗口是源文件窗口，设计工程所包括的文件以 分层的形式列出。 在该子窗口的下面是处理窗口，该窗口描述的是对于选 定的设计文件可以使用的处理流程。 在ISE主界面最下面是脚本窗口，在该窗口中显示了消 息、错误和警告的状态。同时还有Tcl脚本的交互和文件 中查找的功能。 在ISE的右上角是多文档的窗口，在该窗口可以查看 html的报告，ASCII码文件、原理图和仿真波形。通过选 择View->Restore Default Layout可以恢复界面的原始设置。
在窗口左边选择Verilog Module，其它选项分别完成:
调试文件建立; IP核建立; 用户约束文件建立; 原理图建立; 状态图建立; 测试波形文件建立; VHDL文件建立; VHDL测试文件建立、 VHDL库建立; VHDL测试波形文件建立。
第6章 基于HDL的设计输入 -创建基于HDL的模块
第6章 基于HDL的设计输入-设计描述
2、该设计有下面的输出信号： lcd_e，lcd_rs，lcd_rw：这些控制信号用于控制 LCD的显示； sf_d[7:0]：向LCD显示提供并行数据；
第6章 基于HDL的设计输入-设计描述
• 3、该设计有以下功能模块： clk_div_262k：将输入时钟进行262144的分频，将 26.2144MH时钟转换成占空比为50%的100Hz时钟信号。 DCM1：数字时钟管理器的IP核，提供内部时钟反馈、 频率的输出控制和占空比的修正。CLKFX_OUT将50MHz 的时钟转换为26.2144MHz时钟输出。 Debounce：原理图模块实现秒表的strstop，mode， lap_load信号的去抖动。 lcd_control：对LCD的初始化和LCD的显示进行控制。
第6章 基于HDL的设计输入-设计描述
1、该设计有下面的输入信号： strtstop：启动和停止秒表； reset：复位秒表00：00：00状态，且秒表在时钟模 式下； clk：外部输入时钟信号； mode：控制时钟和秒表模式。只有当时钟或定时器 处于未计数状态时，该信号才起作用； lap_load：这个信号有两个功能。在时钟模式下，显 示当前的时钟值。在定时器模式下，当定时器没有计 数时，从ROM中加载预设的值并显示；
第6章 基于HDL的设计输入 -添加设计和检查
1、选择project->Add Source，选择并打开time_cnt.v 文件，确保该模块与Synthesis/Imp+Simulation选项关联， 并单击ok按钮； 2、对该设计文件进行语法检查。在source子窗口，选 择time_cnt.ver文件。在process子窗口单击‘+’，展开 Design Utility，并双击Check Syntax；
在File name下面的输入框输入debounce文件名，然后 点击下一步，出现新文件向导对话框，此时可以进行下列 选择，可以通过该向导输入端口的名字和方向，选择是否 总线，如果是总线，还需要指明宽度。读者也可以在HDL 文件中自己输入，当使用在Verilog中手工添加这种方式的 时候，直接单击next按钮即可；否则需要在该界面内指定 端口参数。最后，单击完成（finish）按钮生成新文件；
第6ห้องสมุดไป่ตู้ 基于HDL的设计输入 -添加设计和检查
图6.5 新建工程的源文件窗口
• 3、在检查语法的过程中，在Transcript子窗口中 出现4个错误信息的提示。根据错误的提示信息修 改文件，并保存，然后再次进行检查，直到没有 语法错误为止。并保存文件。
第6章 基于HDL的设计输入 -创建基于HDL的模块
第6章 基于HDL的设计输入-设计描述
statmach：在状态图（State Digram)编辑器中定义 和实现状态机模块，并控制秒表。 timer_preset：通过核产生器（core generator）产 生64X20的ROM，这个ROM在00:00:00到9:59:59的 范围内保存了64个预设置的时间。 time_cnt：在0:00:00到09:59:59的范围内以up/down 模式工作的计数器。这个模块有5个4比特的输出， 用来描述当前秒表的输出数字。
第6章 基于HDL的设计输入-软件环境
3、脚本（transcript）子窗口 脚本子窗口有5个缺省的标签:Console，error， warnings ， Tcl shell，find in file。 Console标签显示错误、警告和信息。X表示错误，！ 表示警告。 Warning标签只显示警告消息。 Error标签只显示错误消息。 Tcl shell标签是与设计人员的交互控制台。除了显示错 误、警告和信息外，还允许设计人员输入ISE特定命令。 Find in file标签显示的是选择Edit>Find in File操作后的 查询结果。
第6章 基于HDL的设计输入-软件环境
2、处理（process）子窗口 在该窗口只有一个处理标签。该标签有下列功能： 增加已有文件； 创建新文件； 察看设计总结（访问符号产生工具，例化模板，察看 命令行历史和仿真库编辑）； 用户约束文件（访问和编辑位置和时序约束）； 综合（检查语法、综合、察看RTL和综合报告）； 设计实现（访问实现工具，设计流程报告和其它一些 工具）； 产生可编程文件（访问配置工具和产生比特流文件）
第6章 基于HDL的设计输入-工程建立
图6.3 芯片属性界面
第6章 基于HDL的设计输入-工程建立
6、连续两次用鼠标点击下一步按钮，出现图6.4添加 源文件的界面；
图6.4 添加源的界面
第6章 基于HDL的设计输入-工程建立
在该界面中，点击“Add Source”按钮。添加下列文件： clk_div_262k,lcd_control, statmach, stopwatch，并单击open 按钮； 7、单击下一步按钮，然后完成新工程的建立； 8、在确认所有的设计文件和Synthesis/Imp+Simulation关 联后，单击ok；
第6章 基于HDL的设计输入 -添加设计和检查
在这个例子的完成过程中，将对HDL文件进行检查， 修改语法错误，并建立一个Verilog模块，添加IP核和时钟 模块，通过使用混合设计方法完成所有设计输入流程。所 有后面的设计流程都基于这个设计示例完成。 图6.5显示的是上面的工程建立完成后，在ISE主界面 的source子窗口的界面。从该图可以看到在设计工程中虽 然已经例化了timer_cnt模块，但没有该模块的HDL的描述 （文件旁有“？”标识）。为了添加该文件并进行检查， 按 照下面的步骤将完成添加该文件并进行语法检查。
第6章 基于HDL的设计输入-软件环境
通过ISE仿真器和波形编辑器创建和仿真测试平台。波 形编辑器提供了图形化的激励源和期望响应输出，然后产 生使用VHDL/Verilog语言描述的测试平台。 原理图编辑器集成在ISE中，原理图编辑器是采用图形 的方式创建和查看逻辑设计。
第6章 基于HDL的设计输入-综合工具介绍
第6章 基于HDL的设计输入-设计描述
在该设计中，采用了层次化的、基于VHDL语言的设计 流程。表明该设计的顶层文件是由VHDL语言生成，而顶 层文件以下的其它模块可以用Verilog、原理图或IP核生 成。 该章将要对一个还没有设计完成的工程进行进一步的 处理，直到最终完成这个设计。通过这个设计流程，读者 可以完成并且产生其它模块。当设计完成后，就可以通过 仿真验证设计的正确性。
EDA设计人员可以使用不同的综合工具综合设计。下 面将介绍ISE支持的综合工具，并包括与综合工具相关的 属性设置。 1、精确的综合工具 这种综合工具不属于ISE软件包的一部分，如需使用必 须单独购买。两个通常使用的属性是优化目标和优化级别。 通过选择这两种属性来控制综合结果：面积或速度，以及 综合器运行时间。这种综合工具对HDL和原理图设计流程 均可使用。
第6章 基于HDL的设计输入-软件环境
1、源文件（source）子窗口 这个窗口有三个标签：源（Source）、Snapshots（快 照）、Library（库）。 源标签内显示工程名、指定的芯片和设计有关的文 档。在设计视图的每一个文件都有一个相关的图标，这个 图标显示的是文件的类型（HDL文件、原理图、IP核和文 本文件）。‘+’表示该设计文件包含了更低层次的设计模 块。 标签内显示的是目前所打开文件快照。一个快照是在 该工程里所有文件的一个拷贝。通过该标签可以察看报 告、用户文档和源文件。该标签下所有信息都是只读的。 库标签内显示与当前打开工程相关的库。