数电实验-全加器

学校代码：_________

学 号： __________

Hefei University

数电设计报告

NUMBER OF ELECTRICAL DESIGN

REPORT

设计题目： 全加器与全减器设计

学位类别： 工学学士

年级专业（班级）：电子信息工程1班

作者姓名：汤家映（1405011019）、宋道远（1405011020）、朱亚东（1405011022）

导师姓名： 谭敏

完成时间： 2015-5-17

全加器与全减器设计

全加器与全减器设计

1

目录

一、设计任务 ..................................................................................................... 2

1.用组合逻辑电路设计1位二进制全加器与全减器 ........................................... 2

2.用双8选1数据选择器74LS151设计1位二进制全加器与全减器 ................ 2

3.用广义译码器VHDL语言设计1位二进制全加器与全减器 ........................... 2

二、设计过程 ..................................................................................................... 2

一，实验结果分析

实验一：Quartus II 原理图输入法设计

（2） 实验名称：设计实现全加器

实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

原理图：

仿真波形图：

仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。输出s代表本位和，输出co代表向高位的进位。 VCCcINPUTVCCaINPUTVCCbINPUTsOUTPUTcoOUTPUTabscohainstabscohainst1OR2inst4

可得真值表为：

a b c s co

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

与上边的仿真波形图对比可知电路设计正确。

实验三：用VHDL设计与实现时序逻辑电路

（3） 实验名称：连接8421计数器，分频器和数码管译码器

实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。

VHDL代码：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

entity div is

port(clk1 : in std_logic;

clk_out : out std_logic);

end;

architecture d of div is

signal cnt : integer range 0 to 12499999;

signal clk_tmp : std_logic;

begin

process(clk1)

begin

if (clk1'event and clk1='1') then

实验2全加器

一、 实验目的

1. 了解芯片74LS86与74LS153

2. 掌握如何使用这些芯片

3. 74LS00与74LS153实现全加器。

4. 用74LS86、74LS00与74LS153设计一个实验电路。

二、实验原理

用74LS00与74LS153实现全加器。

首先列出真值表：

由真值表可得：

当A=0,B=0时，S=iC,OC=0;

当A=0,B=1时，S=iC,OC=iC;

当A=1,B=0时，S=iC,OC=iC;

当A=1,B=1时，S=iC,OC=1;

二、 实验内容

1、 全加器的实现

当A=0,B=0时，S=iC,OC=0;

当A=0,B=1时，S=iC,OC=iC;

当A=1,B=0时，S=iC,OC=iC;

当A=1,B=1时，S=iC,OC=1; ABC SC

000 00

001 10

010 10

011 01

100 10

101 01

110 01

111 11

2. 用74LS86、74LS00与74LS153设计一个实验电路，要求：当M=0时，实现全加，当M=1时实现全减功能。

首先列出真值表：

由真值表可得：

当M=0,A=0时，S=CB,OC=BC; M A B

iC S

OC

0 000 00

0 001 10

0 010 10

0 011 01

0 100 10

0 101 01

0 110 01

0 111 11

1 000 00

1 001 11

1 010 11

1 011 01

1 100 10

1 101 00

1 110 00

1 111 11 当M=0,A=1时，S=CB,OC=B+C;

数电逻辑门电路实验报告

篇一：组合逻辑电路实验报告

课程名称：数字电子技术基础实验 指导老师：樊伟敏

实验名称：组合逻辑电路实验 实验类型：设计类 同组学生姓名：__________ 一、实验目的和要求（必填）二、实验内容和原理（必填） 三、主要仪器设备（必填） 五、实验数据记录和处理 七、讨论、心得

一．实验目的

1.加深理解全加器和奇偶位判断电路等典型组合逻辑电路的工作原理。 2.熟悉74LS00、74LS11、74LS55等基本门电路的功能及其引脚。 3.掌握组合集成电路元件的功能检查方法。

4.掌握组合逻辑电路的功能测试方法及组合逻辑电路的设计方法。

二、主要仪器设备

74LS00（与非门） 74LS55（与或非门） 74LS11（与门）

导线 电源 数电综合实验箱

三、实验内容和原理及结果

四、操作方法和实验步骤

六、实验结果与分析（必填）

实验报告

(一)

一位全加器

1.1 实验原理：全加器实现一位二进制数的加法，输入有被加数、加数和来自相邻低位的进位；输出有全

加和与向高位的进位。

1.2 实验内容：用 74LS00与非门和 74LS55 与或非门设计一个一位全加器电路，并进行功能测试。 1.3 设计过程：首先列出真值表，画卡诺图，然后写出全加器的逻辑函数，函数如下： Si = Ai ?Bi?Ci-1 ；Ci = Ai Bi +(Ai?Bi)C

i-1

异或门可通过Ai ?Bi?AB?AB,即一个与非门；

（74LS00），一个与或非门（74LS55）来实现。Ci = Ai

Bi +(Ai?Bi)C

再取非，即一个非门（

i-1

?Ai Bi +(Ai?Bi)C

i-1

，通过一个与或非门Ai Bi +(Ai?Bi)C

i-1

，

用与非门）实现。