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边沿D 触发器介绍边沿D触发器也称为维持-阻塞边沿D触发器。
负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。
如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
电路结构：该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。
图1 边沿D 触发器的逻辑图和逻辑符号工作原理：S D 和R D 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。
当S D=0且R D=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当S D=1且R D=0时，触发器的状态为0,S D和R D通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3=Q5=D，Q4=Q6=D。
由基本RS触发器的逻辑功能可知，Q=D。
3.触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。
Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。
D触发器的设计和仿真
D触发器是数字电路中常见的一种触发器，它可以用于存储一位二进
制数据。
设计和仿真一个D触发器需要以下步骤：
1.确定D触发器的功能需求：D触发器具有一个输入端D、一个时钟
端CLK和一个输出端Q。
当CLK上升沿到来时，D触发器会将输入D的值
存储到输出Q中。
2.设计D触发器的逻辑电路：根据D触发器的功能需求，我们可以设
计逻辑电路来实现。
一种常用的实现方式是使用两个锁存器构成的锁存器
电路。
3.实现逻辑电路的布局和布线：根据设计的逻辑电路，将电路图转化
为电路布局和布线图。
这一步需要考虑电路的物理尺寸和电连接的布局。
4.进行仿真：使用电路设计软件，如TINA等，将设计的电路进行仿真。
仿真可以验证电路的功能是否符合设计需求，并找出可能存在的问题。
5.优化电路设计：根据仿真结果，对电路进行优化。
可能需要对电路
的逻辑设计进行调整，或者改进布局和布线方式，以提高电路的性能。
6.进行电路验证：在优化后，再次进行仿真验证，确保电路的功能和
性能满足设计需求。
7.进行实际制作和测试：最后，将电路进行实际制作，并进行测试。
测试可以包括输入输出波形的测量、电路的稳定性测试等等。
总结：设计和仿真一个D触发器是一个大致的流程，通过逐步优化和
测试，可以得到一个满足设计需求的D触发器电路。
在设计和仿真的过程中，需要运用逻辑电路设计原理、电路布局和布线技术，以及仿真工具等。
通过不断的实验和验证，可以不断改进和优化电路设计，以获得更好的设计结果。
课程设计-cadence-D触发器⽬录第⼀章绪论 (1)1.1 简介 (1)1.1.1 集成电路 (1)1.1.2 版图设计 (1)1.2 软件介绍 (2)1.3 标准单元版图设计 (2)1.3.1 标准单元版图设计的概念 (2)1.3.2 标准单元版图设计的历史 (2)1.3.3 标准单元的版图设计的优点 (3)1.3.4 标准单元的版图设计的特点 (3)第⼆章 D触发器的介绍 (4)2.1 简介 (4)2.2 维持阻塞式边沿D触发器 (4)2.2.1 电路⼯作过程 (4)2.2.2 状态转换图和时序图 (5)2.3 同步D触发器 (5)2.3.1 电路结构 (5)2.3.2 逻辑功能 (6)2.4 真单相时钟（TSPC）动态D触发器 (6)第三章 0.35um⼯艺基于TSPC原理的D触发器设计 (8)3.1 电路图的设计 (8)3.1.1 创建库与视图 (8)3.1.2 基于TSPC原理的D触发器电路原理图 (8)3.2 创建 D触发器版图 (9)3.2.1 设计步骤 (9)3.2.2 器件规格 (11)3.3 设计规则的验证及结果 (11)第四章课程设计总结 (13)参考⽂献 (14)第⼀章绪论1.1 简介1.1.1 集成电路集成电路（Integrated Circuit,简称IC）是20世纪60年代初期发展起来的⼀种新型半导体器件。
它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造⼯艺，把构成具有⼀定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在⼀⼩块硅⽚上，然后焊接封装在⼀个管壳内的电⼦器件。
其封装外壳有圆壳式、扁平式或双列直插式等多种形式。
是⼀种微型电⼦器件或部件，采⽤⼀定的⼯艺，把⼀个电路中所需的晶体管、⼆极管、电阻、电容和电感等元件及布线互连⼀起，制作在⼀⼩块或⼏⼩块半导体晶⽚或介质基⽚上，然后封装在⼀个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成⼀个整体，使电⼦元件向着微⼩型化、低功耗和⾼可靠性⽅⾯迈进了⼀⼤步。
实验一、D触发器的设计和仿真一、实验目的1、学习模拟数字电路单元的基本设计方法。
2、学习Cadence工具下电路设计的基本操作和方法。
3、学习Sprectre工具的仿真操作方法。
二、实验内容本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。
实验内容包括：完成反相器、与非门、传输门电路的设计和仿真验证；完成各个单元电路symbol的建立；利用建立的单元电路symbol完成D 触发器电路的设计和仿真；分析仿真结果。
该电路设计采用上华CSMC0.5umCMOS 工艺设计，工作电压5V。
三、实验步骤1、登陆到UNIX系统。
在登陆界面，输入用户名和密码，用户名和密码都为学生学号。
2、Cadence的启动。
启动Cadence软件的命令有很多，不同的启动命令可以启动不同的工具集，常用的启动命令有icfb,icca等，也可以单独启动单个工具。
3、原理图的输入。
（1）Composer的启动。
在CIW窗口新建一个单元的Schematic视图。
（2）添加器件。
在comparator schematic窗口点击Add-Instance或者直接点i,就可以选择所需的器件。
（3）添加连线。
执行Add-Wire，将需要连接的部分用线连接起来。
（4）添加管脚。
执行Add-Pin和直接点p，弹出添加管脚界面。
（5）添加线名。
为设计中某些连线添加有意义的名称有助于在波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。
点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。
为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。
（6）添加电源信号。
选择Vdd和Gnd的symbol各一个，在两个symbol之间连接一个vdc，设置直流电压5V。
（6）保存并检查。
点击schematic窗口上的Check and Save按钮，察看是否有警告或者错误。
如果有，察看CIW窗口的提示。
实验一、D触发器的设计和仿真一、实验目的1、学习模拟数字电路单元的基本设计方法，其中包括反相器、传输门、与非门。
2、学习Cadence工具下电路设计的基本操作和方法，包括电路图的编辑以及仿真调试过程。
二、实验内容本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。
实验内容包括：1.熟悉Cadence界面及基本的建立新的cell文件等基本过程；2.完成反相器、与非门、传输门电路的设计，并进行波形仿真，根据波形验证功能是否实现；3.在此基础上，完成各个单元电路symbol的建立；4.利用建立的单元电路symbol完成D触发器电路的设计和仿真；5.利用Cadence的仿真环境得到波形，分析仿真结果。
该电路设计采用上华CSMC0.5umCMOS工艺设计，工作电压5V。
三、实验原理工作过程如下：当CLK的上升沿到达时，C=1、C`=0,T1变为截止、TG2变为导通。
由于反相器G1输入电容的存储效应，G1输入端的电压不会立刻改变，于是Q1在T1变为截止前的状态被保存下来。
同时，随着T4变为截止、T3变为导通，Q1的状态通过T3和G3、G4送到了输出端，使Q*=D（CLK上升沿到达时D的状态）。
因此，这是一个上升沿出发的D触发器。
四、实验步骤1、登陆到UNIX系统。
在登陆界面，输入用户名stu01和密码123456。
2、Cadence的启动。
登录进去之后，点击Terminal出现窗口，输入icfb命令，启动Cadence软件。
3、原理图的输入。
（1）Composer的启动。
在CIW窗口新建一个单元的Schematic视图。
（2）添加器件。
在comparator schematic窗口点击Add-Instance或者直接点i,就可以选择所需的器件。
（3）添加连线。
执行Add-Wire，将需要连接的部分用线连接起来。
（4）添加管脚。
执行Add-Pin和直接点p，弹出添加管脚界面。
边沿D触发器:负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。
如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态岀错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器电路结构：该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。
边沿D触发器的逻辑图和逻辑符号D触发器工作原理SD和RD接至基本RS触发器的输入端，分别是预置和清零端，低电平有效。
当SD=O且RD=1时,不论输入端D 为何种状态，都会使Q=1, Q=0,即触发器置1 ; 当SD=1且RD=O时，触发器的状态为O，SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1. CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D Q6=Q5=D2. 当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3=Q5=D Q4=Q6=D由基本RS触发器的逻辑功能可知，Q=D3. 触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0,若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用，故该反馈线称为置0维持线,置1阻塞线。
Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输岀至G3输入的反馈线起到阻止触发器置0的作用，称为置0阻塞线。
因此，该触发器常称为维持-阻塞触发器。
边沿D 触发器: 【1 】负跳沿触发的主从触发器工作时,在正跳沿前参加输入旌旗灯号.假如在CP 高电平时代输入端消失干扰旌旗灯号,那么就有可能使触发器的状况出错.而边沿触发器许可在CP 触发沿来到前一刹时参加输入旌旗灯号.如许,输入端受干扰的时光大大缩短,受干扰的可能性就下降了.边沿D触发器也称为保持-壅塞边沿D触发器. 电路构造: 该触发器由6个与非门构成,个中G1和G2构成根本RS触发器.D触发器工作道理:SD 和RD 接至根本RS 触发器的输入端,分离是预置和清零端,低电平有用.当SD=0且RD=1时,不管输入端D为何种状况,都邑使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状况为0,SD和RD平日又称为直接置1和置0端.我们设它们均已参加了高电平,不影响电路的工作.工作进程如下： 1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状况不变.同时,因为Q3至Q5和Q4至Q6的反馈旌旗灯号将这两个门打开,是以可吸收输入旌旗灯号D,Q5=D,Q6=Q5=D. 2.当CP由0变1时触发器翻转.这时G3和G4打开,它们的输入Q3和Q4的状况由G5和G6的输出状况决议.Q3=Q5=D,Q4=Q6=D.由根本RS触发器的逻辑功效可知,Q=D. 3.触发器翻转后,在CP=1时输入旌旗灯号被封锁.这是因为G3和G4打开后,它们的输出Q3和Q4的状况是互补的,即确定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往根本RS 触发器的路径;该反馈线起到了使触发器保持在0状况和阻拦触发器变成1状况的感化,故该反馈线称为置0保持线,置1壅塞线.Q4为0时,将G3和G6封锁,D端通往根本RS触发器的路径也被封锁.Q4输出端至G6反馈线起到使触发器保持在1状况的感化,称作置1保持线;Q4输出至G3输入的反馈线起到阻拦触发器置0的感化,称为置0壅塞线.是以,该触发器常称为保持-壅塞触发器.总之,该触发器是在CP正跳沿前接收输入旌旗灯号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称.与主从触发器比拟,同工艺的边沿触发器有更强的抗干扰才能和更高的工作速度.功效描写2.特点方程 Qn+1=D3状况转移图脉冲特点: 1.树立时光:由下图保持壅塞触发器的电路可见,CP旌旗灯号是加到门G3和G4上的,因而在CP 上升沿到达之前门G5和G6输出端的状况必须稳固地树立起来.输入旌旗灯号到达D端今后,要经由一级门电路的传输延迟时光G5的输出状况才干树立起来,而G6的输出状况须要经由两级门电路的传输延迟时光才干树立,是以D端的输入旌旗灯号必须先于CP的上升沿到达,并且树立时光应知足： tset≥2tpd. 2.保持时光：由下图可知,为实现边沿触发,应包管CP=1时代门G6的输出状况不变,不受D端状况变更的影响.为此,在D=0的情形下,当CP上升沿到达今后还要等门G4输出的低电平返回到门G6的输入端今后,D端的低电平才许可转变.是以输入低电平旌旗灯号的保持时光为tHL≥tpd.在 D=1的情形下,因为CP上升沿到达后G3的输出将G4封锁,所以不请求输入旌旗灯号中断保持不变,故输入高电平旌旗灯号的保持时光tHH=0. 3.传输延迟时光：由图工作波形图不难推算出,从CP上升沿到达时开端盘算,输出由高电平变成低电平的传输延迟时光tPHL和由低电平变成高电平的传输延迟时光tPLH分离是:tPHL=3tpd tPLH=2tpd保持和壅塞D触发器的电路和动态波形4.最高时钟频率：为包管由门G1～G4构成的同步RS触发器能靠得住地翻转,CP高电平的中断时光应大于tPHL,时钟旌旗灯号高电平的宽度tWH应大于tPHL.而为了鄙人一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳固地树立,CP低电平的中断时光不该小于门G4的传输延迟时光和tset之和,即时钟旌旗灯号低电平的宽度tWL≥tset+tpd,是以得到:在现实集成触发器中,每个门传输时光是不合的,并且作了不合情势的简化,是以上面评论辩论的成果只是一些定性的物理概念.其真实参数由试验测定. 综上所述,对边沿D触发器归纳为以下几点： 1.边沿D触发器具有吸收并记忆旌旗灯号的功效,又称为锁存器;2.边沿D触发器属于脉冲触发方法;3.边沿D触发器不消失束缚前提和一次变更现象,抗干扰机能好,工作速度快。
d触发器的建模方法d触发器是数字电路中常用的一种触发器类型，用于存储和控制数字信号。
在数字电路的设计和建模中，d触发器的建模方法是十分重要的。
本文将介绍d触发器的建模方法，并讨论其应用和优势。
我们来了解一下d触发器的基本原理。
d触发器是一种时序电路，它包含一个存储器单元和一个时钟信号。
d触发器的输出取决于其输入和时钟信号的状态。
当时钟信号发生变化时，d触发器会根据输入信号的状态决定输出信号的状态。
d触发器可以用于存储单个比特的数据，并在时钟信号的边沿进行更新。
在建模d触发器时，我们可以使用逻辑门来实现其功能。
最常见的方法是使用两个与门和一个非门来构建d触发器。
其中，一个与门用于存储输入信号，另一个与门用于存储时钟信号。
非门则用于反转输出信号，以实现数据的存储和更新。
在建模d触发器时，我们需要确定输入和输出的逻辑关系。
一般来说，d触发器的输出取决于当前时钟信号的状态和前一个时钟信号的状态。
具体而言，当时钟信号从低电平变为高电平时，d触发器会根据当前输入信号的状态更新输出信号的状态。
当时钟信号从高电平变为低电平时，d触发器会保持输出信号的状态不变。
这种建模方法可以确保d触发器在时钟信号的边沿进行数据的存储和更新。
除了基本的d触发器模型外，还有其他一些扩展模型可以实现更复杂的功能。
例如，带有使能信号的d触发器可以控制数据的存储和更新，使其在特定条件下才进行操作。
另外，带有预置和清零功能的d触发器可以在特定的输入信号下进行数据的预置和清零操作。
在数字电路设计和建模中，d触发器有着广泛的应用。
它可以用于存储和控制数据，实现时序逻辑功能。
例如，在计数器和状态机的设计中，d触发器可以用于存储和更新状态信息。
此外，d触发器还可以用于时钟信号的同步和分频，实现精确的时序控制。
相比其他触发器类型，d触发器具有一些优势。
首先，d触发器的建模和设计比较简单，易于理解和实现。
其次，d触发器的时序特性使其适用于各种时序逻辑应用，具有较高的灵活性和可靠性。
边沿D 触发器: 之杨若古兰创作负跳沿触发的主从触发器工作时，在正跳沿前加入输入旌旗灯号.如果在CP 高电平期间输入端出现干扰旌旗灯号，那么就有可能使触发器的形态出错.而边沿触发器答应在CP 触发沿来到前一瞬间加入输入旌旗灯号.如许，输入端受干扰的时间大大缩短，受干扰的可能性就降低了.边沿D触发器也称为保持-梗阻边沿D触发器. 电路结构: 该触发器由6个与非门构成，其中G1和G2构成基本RS触发器.D触发器工作道理:SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平无效.当SD=0且RD=1时,不管输入端D为什么种形态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的形态为0,SD和RD通常又称为直接置1和置0端.我们设它们均已加入了高电平，不影响电路的工作.工作过程如下： 1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的形态不变.同时，因为Q3至Q5和Q4至Q6的反馈旌旗灯号将这两个门打开，是以可接收输入旌旗灯号D，Q5=D，Q6=Q5=D. 2.当CP由0变1时触发器翻转.这时候G3和G4打开，它们的输入Q3和Q4的形态由G5和G6的输出形态决定.Q3=Q5=D，Q4=Q6=D.由基本RS触发器的逻辑功能可知，Q=D. 3.触发器翻转后，在CP=1时输入旌旗灯号被封锁.这是因为G3和G4打开后，它们的输出Q3和Q4的形态是互补的,即肯定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器保持在0形态和禁止触发器变成1形态的感化,故该反馈线称为置0保持线,置1梗阻线.Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁.Q4输出端至G6反馈线起到使触发器保持在1形态的感化，称作置1保持线；Q4输出至G3输入的反馈线起到禁止触发器置0的感化,称为置0梗阻线.是以，该触发器常称为保持-梗阻触发器.总之，该触发器是在CP正跳沿前接受输入旌旗灯号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称.与主从触发器比拟,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度.功能描述2.特征方程 Qn+1=D3形态转移图脉冲特性: 1.建立时间:由下图保持梗阻触发器的电路可见,CP 旌旗灯号是加到门G3和G4上的,因此在CP上升沿到达之前门G5和G6输出端的形态必须波动地建立起来.输入旌旗灯号到达D端当前，要经过一级门电路的传输延迟时间G5的输出形态才干建立起来,而G6的输出形态须要经过两级门电路的传输延迟时间才干建立,是以D端的输入旌旗灯号必须先于CP的上升沿到达，而且建立时间应满足： tset≥2tpd. 2.坚持时间：由下图可知，为实现边沿触发,应包管CP=1期间门G6的输出形态不变,不受D端形态变更的影响.为此，在D=0的情况下，当CP上升沿到达当前还要等门G4输出的低电平返回到门G6的输入端当前,D端的低电平才答应改变.是以输入低电平旌旗灯号的坚持时间为tHL≥tpd.在 D=1的情况下，因为CP上升沿到达后G3的输出将G4封锁，所以不请求输入旌旗灯号继续坚持不变,故输入高电平旌旗灯号的坚持时间tHH=0. 3.传输延迟时间：由图工作波形图不难推算出，从CP上升沿到达时开始计算,输出由高电平变成低电平的传输延迟时间tPHL和由低电平变成高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd保持和梗阻D触发器的电路和动态波形4.最高时钟频率：为包管由门G1～G4构成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于 tPHL,时钟旌旗灯号高电平的宽度tWH应大于tPHL.而为了鄙人一个CP上升沿到达之前确保门G5和G6新的输出电平得以波动地建立，CP低电平的持续时间不该小于门G4的传输延迟时间和tset之和，即时钟旌旗灯号低电平的宽度tWL≥tset+tpd，是以得到:在实际集成触发器中，每个门传输时间是分歧的，而且作了分歧方式的简化，是以上面讨论的结果只是一些定性的物理概念.其真实参数由实验测定. 综上所述，对边沿D触发器归纳为以下几点： 1.边沿D触发器具有接收并记忆旌旗灯号的功能，又称为锁存器；2.边沿D触发器属于脉冲触发方式；3.边沿D触发器不存在束缚条件和一次变更景象，抗干扰功能好，工作速度快。
摘要本设计是基于ZeniEDA D触发器的设计。
本文分四个部分，其中详细叙述了D 触发器的电路设计和版图设计两个部分。
第一部分是绪论，主要有集成电路CAD的发展现状、Zeni软件的说明以及集成电路设计流程等内容。
第二部分是D触发器的电路设计，首先对Spice仿真进行了说明，然后就是D触发器的总体方案和D触发器的功能描述，还对D触发器的各个功能模块的设计与仿真作了详细说明。
第三部分是D触发器的版图设计，首先对版图设计的逻辑划分、布线布局理论等进行了简明的阐述，然后对D触发器的各个单元模块的版图设计进行了说明，并给出了每个功能模块的版图以及D触发器的总版图，最后给出了D触发器的DRC验证和LVS 验证以及导出GDS-Ⅱ文档。
本设计几乎涉及了集成电路CAD设计的各个流程，并作了详细的描述与说明。
关键词：D触发器；反相器；与非门；传输门；版图目录摘要 (I)1绪论 (1)1.1集成电路CAD的发展现状 (5)1.2Zeni软件说明 (6)1.3集成电路设计流程 (3)2电路设计 (5)2.1Spice仿真说明 (5)2.2总体方案及功能描述 (6)2.3单元模块电路设计及仿真 (8)3版图设计 (14)3.1版图设计基础 (14)3.2单元模块版图设计 (15)3.3D触发器版图设计 (17)3.4版图验证 ....................................................... 1错误！未定义书签。
3.5导出GDS-Ⅱ文档 (20)4总结与体会 (21)参考文献：................................................................... 错误！未定义书签。
致谢 . (23)1 绪论1.1 集成电路CAD发展现状当今社会已经进入信息技术时代，集成电路已经被广泛地应用于各个领域。
可以预见，在不久的将来，掌握集成电路的设计方法和工具将成为一个工程师必备的技能之一。
社会的发展驱动了IC的发展、IC的发展驱动了EDA的发展、EDA的发展驱动了CAD的发展。
随着集成电路与计算机的迅速发展，以CAD为基础的EDA技术已渗透到电子系统和专用集成电路设计的各个环节。
一个能完成较复杂的VLSI设计的EDA系统一般包括10～20个CAD工具，涉及从高层次数字电路的自动综合、数字系统仿真、模拟电路仿真到各种不同层次的版图设计和校验工具，完成了自顶向下的VLSI设计的各个环节和全部过程。
从不同的角度来看，集成电路设计按流程可以分为前端设计和后端设计，按方式分为正向设计和逆向设计，集成电路CAD软件也可以按照这样的方式来划分。
例如在FPGA的电路设计中，Verilog和VHDL被用做系统级电路设计的工具；北京芯愿景公司的Chiplogic Family和Hierux软件包在芯片逆向分析软件中也处于世界领先的水平，并与一些正向分析软件也有很好的接口方式。
针对不同的设计阶段，有不同的代表产品。
集成电路CAD主要包括工艺模拟、器件模拟、电路模拟、时序或逻辑模拟、版图的设计和验证等几个方面，作为能够进行IC全程设计的全线产品，还应当包括系统和功能的电路级的设计和仿真，可以采用硬件描述语言进行描述和综合。
IC CAD全线产品的代表有基于工作站平台的Candence和基于PC平台的TannerPro设计软件包，例如我国华大的熊猫CAD软件包就是一个全线产品。
对于大多数设计人员，一般只要进行电路的系统级综合和仿真，就可以实现IC芯片的设计。
一些知名的电子CAD厂商，如Mentor、Cadence等的EAD工具都是全线产品，即它们的产品支持从系统级设计开始直到各种物理实现级上的全线自顶向下的设计。
系统设计包括系统方案框图的设计和分析、系统级验证和测试以及综合、优化等高层次的内容。
1.2 Zeni软件说明熊猫EDA系统--九天系列工具（Zeni）不仅是华大电子的标志性产品，同时也是中国EDA产业的骄傲。
华大电子从事EDA产品的研究开发已经有15年的历史，在这些年中，我们和国内外用户一起，不断对该产品进行改进以适应最新IC设计的需求。
新一代的九天EDA系列工具，面向全定制模拟集成电路和数模混合电路设计，覆盖了从原理图输入、电路模拟、交互式自动布局布线、版图编辑、版图验证、寄生参数提取和返标、信号完整性分析等IC设计全流程。
将前后端各工具的数据置于一个统一的设计管理平台中，为用户提供一个集成化的设计环境。
九天系列工具兼容业界标准数据格式。
部分产品如版图编辑版图验证、寄生参数提取等工具优于国际同类产品，深受国内外IC设计工程师的喜爱。
本设计是用九天EDA工具Zeni软件完成的。
九天EDA工具为全定制电路设计提供完整解决方案。
它集成了原理图编辑器（ZeniSE）、版图编辑器（ZeniPDT）、版图验证工具(ZeniVERI，ZeniHVERI)、寄生参数提取工具(ZeniPE)、信号完整性分析工具(ZeniSI)，并将前后端各工具的数据置于统一的设计管理器之中，为用户提供一个集成化的设计环境。
九天EDA工具不仅支持EDIF文件的导入，还提供了从CDL 网表到原理图数据的自动生成工具（Schematic Generation，SGE）。
它创建了功能强大的模拟仿真环境，为电路模拟前的数据准备，以及模拟后的数据分析、结果返标提供完整服务。
还提供了从原理图到版图的自动生成工具（Netlist to Layout，N2L），实现了从原理图网表到版图的映射。
Zeni软件设计流程如图1.1所示。
图1.1 Zeni软件设计流程1.3 集成电路设计流程从图1.2可以看到，超大规模集成电路VLSI的设计包括四个主要的设计，包括逻辑设计、电路设计、版图设计和工艺设计（工艺模拟、器件模拟），各子系统采用并行设计来实现。
图1.2 VLSI的设计流程图1.3是一个VLSI的Top Down方式的设计流程，包括行为设计、结构设计、逻辑设计、电路设计、版图设计。
图1.2 VLSI的Top Down设计流程按照设计流程，通常将系统和功能的设计及结构和电路的设计称为前端设计，版图设计称为后端设计。
本设计主要是电路设计和版图设计，电路设计是采用自顶向下的方式，先对整个电路进行总体结构设计，再分别对每个单元模块进行电路设计以及功能验证；版图设计是采用自底向上的方式，先是对每个单元模块进行版图设计，然后再综合成总的版图设计，最后进行设计规则检查（DRC）和电学规则检查(LVS)。
2 电路设计2.1 SPICE仿真说明电路系统的设计人员有时需要对系统中的部分电路作电压与电流关系的详细分析，此时需要做晶体管级仿真（电路级），这种仿真算法中所使用的电路模型都是最基本的元件和单管。
仿真时按时间关系对每一个节点的I/V关系进行计算。
这种仿真方法在所有仿真手段中是最精确的，但也是最耗费时间的。
SPICE（Simulation program with integrated circuit emphasis）是最为普遍的电路级模拟程序，各软件厂家提供提供了Vspice、Hspice、Pspice等不同版本spice软件，其仿真核心大同小异，都是采用了由美国加州Berkeley大学开发的spice模拟算法。
SPICE可对电路进行非线性直流分析、非线性瞬态分析和线性交流分析。
被分析的电路中的元件可包括电阻、电容、电感、互感、独立电压源、独立电流源、各种线性受控源、传输线以及有源半导体器件。
SPICE内建半导体器件模型，用户只需选定模型级别并给出合适的参数。
采用SPICE进行电路设计的基本流程如图2.1所示。
图2.1 采用spice进行电路设计的基本流程设计从给定的技术指标出发，首先根据掌握的系统和电路知识，确定电路的初始方案，确定电路元件参数，然后生成SPICE 电路描述和分析指令文件。
2.2 总体方案及功能描述2.2.1 总体方案电路设计采用自顶向下的设计方式，即先做电路总体设计，然后再对每个单元模块进行设计。
电路的总体设计思路如图2.2所示。
输入信号时钟信号 Clk 输出信号Q图2.2 电路的总体设计思路D 触发器的原理总图如下图2.3所示：图2.3 D 触发器的原理总图Date 为数据信号输入端，Clk 为时钟信号输入端，Clb 为该D 触发器的置0端，Q 、QB 为输出端。
当Clb 为低电平时，Q 端输出为0。
只有当Clb 为高电平时，触发器才能接收输入信号。
通过Clk 时钟信号控制触发器的触发时刻，同时控制整个电路中各传输门的开通与关闭，进而控制信号的输送与锁存。
该电路设计可以对输入端信号进行锁存，也可以对输出端信号进行锁存。
该触发器的触发方式为上升沿触发。
2.2.2 功能描述触发器是一种时钟控制的记忆器件，触发器具有一个控制输入讯号(Clk)。
Clk 讯号使触发器只在特定时刻才按输入讯号改变输出状态。
若触发器只在时钟CLK由L到H (H到L) 的转换时刻才接收输入，则称这种触发器是上升沿(下降沿) 触发的。
触发器可用来储存一位的数据。
通过将若干个触发器连接在一起可储存多位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII码或其他资料。
D触发器是最常用的触发器之一。
对于上升沿触发D触发器来说，其输出Q只在Clk由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q则维持不变。
图2.4为D触发器的符号图，图2.5显示了上升沿触发D触发器的时序图。
图2.4 D触发器的符号图图2.5 上升沿D触发器的时序图2.3 单元模块电路设计及仿真2.3.1 反相器电路设计反相器由一个PMOS和一个NMOS组成，PMOS和NMOS的衬底是分开的，NMOS的衬底接最低电位——地，PMOS的衬底接最高电位——vdd。
NMOS的源极接地，漏极接高电位，PMOS的源极接vdd,漏极接低电位。
输入信号A对两管来说，都加在g和s之间，但是由于NMOS的s接地，PMOS的s接vdd，所以A对两管来说参考电位是不同的。
下面给出了反相器的原理图、仿真参数设置、spice标准网表以及反相器的仿真结果。
（1）反相器电路原理图图2.6 反相器原理图（2）反相器仿真参数设置图2.7 反相器仿真参数设置（3）反相器spice标准网表仿真时的spice网表输出如下图2.8所示：图2.8 反相器的spice网表（4）反相器的仿真结果反相器仿真结果如下2.9所示：图2.9 反相器仿真结果上图中的a为输入信号，y为输出信号，输入与输出刚好相反，因此，成功地实现了反相器的功能。
2.3.2 与非门电路设计二输入与非门由两个PMOS管并联与两个串联的NMOS管相连构成，电路图见图2.10。
