卫星链路延时模拟器设计与实现吕朋泽;乔庐峰;陈庆华;陈倩;梅立春【摘要】Satellite communication,as compared with other communication systems,has its unique advantages.However,satellite communication system has fairly long end-to-end propagation delay,and this would challenge the protocol design of satellite communication network.A satellite link delay simulator for satellite IP network protocol design,test and verification is presented in this paper.The delay simulator is implemented on a Xilinx xc5vlx50t FPGA platform with dual 100 M Ethernet interfaces.The user data and corresponding control information are stored in an external DDR2 SDRAM and read out after a certain delay set by the user.DDR2 SDRAM is used as a large buffer to ensures sufficient delay under the throughput of 100Mb/s.The maximum delay is 1 000 ms and the delay control accuracy is 0.5 ms.%卫星通信作为信息时代重要的通信手段,具有独特的优势与其他通信手段不可替代的地位.然而,卫星通信系统相较于其他通信方式而言,却具有较长的端到端传播时延,将对卫星通信网络的协议设计带来挑战.课题的研究目标是设计一款卫星链路延时模拟器,用于卫星IP网络的协议设计与实际测试验证.使用Xi1inx xc5vlx50t FPGA平台和双端口100 M以太网扩展板,实现该延时模拟器.被延时的用户数据和对应的控制信息存储在外接DDR2 SDRAM中,保证了在100 Mb/s通信带宽下提供足够延时,最大延时为1 000 ms,延时控制精度为0.5 ms.【期刊名称】《通信技术》【年(卷),期】2017(050)004【总页数】6页(P826-831)【关键词】卫星通信;延时;DDR2;描述符;FPGA【作者】吕朋泽;乔庐峰;陈庆华;陈倩;梅立春【作者单位】中国人民解放军理工大学通信工程学院,江苏南京210007;中国人民解放军理工大学通信工程学院,江苏南京210007;中国人民解放军理工大学通信工程学院,江苏南京210007;中国人民解放军理工大学通信工程学院,江苏南京210007;中国人民解放军理工大学通信工程学院,江苏南京210007【正文语种】中文【中图分类】TP393;TN915.05卫星通信是一种利用人造卫星作为中继站转发无线电波，从而实现两个或多个地球站之间信息交互的通信方式。
卫星通信因其覆盖范围广、通信容量大、传输质量好、组网方便迅速、便于实现全球无缝链接等优点，成为通信系统的重要组成部分[1]。
如图1所示，由于卫星通信过程中端到端距离较长，电波在传输过程中将会产生较大的传播延时[2]。
例如，在地球同步卫星通信系统中，完成一次主叫应答就需要大约0.54 s，远大于地面网的传播延时[3]。
在卫星IP网络中，较大的延时对TCP这类存在重传和确认机制的运输层协议产生了较大影响，需采用TCP加速等机制提高传输效率。
较大的链路延时是卫星通信网络中通信协议设计需要重点考虑的因素之一，直接关系网络的通信效率、可靠性、系统容量等关键指标[4]。
现有卫星IP网络在协议设计研究和测试过程中，采用与地面IP网络测试类似的方法，只是在与被测交换机相连时加入了地面网-卫星网网关设备，以进行链路层（或MAC层）网络协议转换[5-7]。
因此，本设备提供的是两个标准的100M以太网接口，可以方便地和测试系统集成在一起使用。
它的基本功能是将从一个以太网口进入的数据包经过用户设定的延时后，从另一个以太网口发送出去，真实模拟卫星链路上的传播时延。
目前，实现链路延时模拟主要有两种方案：软件实现方案和硬件实现方案。
采用软件方案时，通常使用计算机系统（或嵌入式计算机系统）将从一个网络端口接收的数据包存储到内存中，经过指定的延时后，将其从另一个网络端口发送出去。
这种方案可以实现数据包延时功能，与硬件方案相比，其优点是不需要设计新的硬件系统，实现方便。
但它也有明显的不足，主要表现在延时精度控制较差、延时抖动无法保证、线速处理困难等方面[8-9]。
本课题采用全硬件实现方案。
硬件逻辑电路按照系统时钟进行工作，采用硬件逻辑计数的方式计算延时。
相较于软件实现方案，硬件电路可以进行高灵敏度的延时计算。
例如，采用100 MHz的工作频率时，理论上延时控制精度可以达到10 ns。
这对于毫秒级的网络延时度量来说，可以很容易地满足设计要求。
另外，采用FPGA硬件进行延时控制，有利于保证输出流量特征与输入流量特征最大程度地接近，减少由于延时模拟电路造成的业务流延时抖动[10]。
链路延时模拟器工作系统结构如图2所示。
延时模拟器具有两个以太网接口，分别连接终端（模拟卫星网中的计算机终端）和路由器（模拟星载IP交换机）。
从终端发送给路由器的数据帧，经过延时模拟器插入延时（模拟卫星信道的上行链路延时）后，交给路由器；再经路由器发出，数据帧再次经过延时模拟器插入延时（模拟卫星信道的下行链路延时），后发送给终端设备。
整个平台对MAC帧不进行任何处理，对上层协议透明。
硬件平台对接收的以太网包进行逻辑分割，将变长的MAC帧分割为多个定长的内部信元，然后根据获取的地址指针，将其存储到片外DDR2中。
帧预定输出时间、地址指针、帧长度等信息构成一个帧描述符。
帧描述符以队列的方式存储在片外DDR2指定的区域。
片内队列调度电路从片外描述符队列中读出队首描述符，并比较其提供的预定输出时间和当前时间。
在到达所设定的延时门限后，将其对应的分组从DDR2中读出并发送出去。
根据卫星通信网络的具体特点，链路延时模拟器的最大插入延时应小于0.5 ms，最大延时应大于500 ms。
延时模拟器的上行和下行方向采用完全相同的电路结构。
根据系统功能要求，课题将延时模拟器分为MAC控制器接收/发送模块（MAC_R/MAC_T）、初始化模块（DDR_INIT）、帧读取/写入模块（FRAME_WR/RD）、帧描述符处理模块（FRAME_ DES）、自由指针队列模块（DDR_FQ）、存储器接口管理模块（MIG）与用户读写轮询模块（POLL）等主要模块。
延时模拟器的整体结构，如图3所示。
2.1 电路整体工作流程数据帧处理流程如图4所示。
上行方向上，来自于以太网接口的MAC帧被MAC 控制器接收模块所处理。
如果MAC帧存在CRC校验错误，则帧被丢弃，正确MAC帧将被MAC控制器接收模块缓存。
随后，缓存在MAC控制器接收模块中的MAC帧被写入模块读出，并分割成长度为64 Byte的内部信元。
如果分割到最后的数据长度不足64 Byte，则用0填充。
此后，写入模块需要将内部信元依次写入DDR2中。
在一个帧对应的信元写入DDR2后，写入模块生成一个帧描述符，其中包含该帧的相关控制信息。
帧描述符经由帧描述符处理模块，存入DDR2内部的描述符存储区中。
下行方向上，时延模拟器工作方式与上行方向相同。
设计时，为了节省片内存储空间，避免大延时下占用过多的片内存储资源，本方案将自由指针队列、帧描述符队列和信元都存储在片外DDR2中。
此外，在FPGA内部设计了临时缓冲区，用于临时缓冲自由指针、描述符和信元。
这种设计方法可以在FPGA资源有限的情况下，通过充分利用DDR2较大的缓冲容量，有效降低对FPGA资源的依赖。
2.2 帧写入工作流程帧写入过程的基本处理流程，如图5所示。
上电后，存储初始化电路先对DDR2进行自由指针分区，然后帧写入电路根据相应的自由指针，将数据写入存储器。
执行读取操作时，帧描述符处理模块通过接口管理模块向DDR2读取64 Byte长度的帧描述符。
读取模块经由帧描述符处理模块获取当前的帧描述符，并对其进行解析。
读取模块根据帧描述符中的预定输出时刻字段和计时时钟的大小关系，判断是否读取该帧。
如果达到了指定延时，帧读取模块则取出描述符中的首地址和帧长，并根据这些信息从DDR2中读取相应帧所对应的信元。
这些信元被送到上行MAC 控制器的发送模块进行重组，以恢复出原始数据帧并发送到网络中。
2.2.1 接收数据帧并完成数据分割MAC控制器接收电路与ISE中生成的MAC核相连，将接收的MAC帧进行本地缓存，并将其分割为长度为64 Byte的本地信元，存储在数据宽度为32、深度为2k的FIFO中。
在这一分割过程中，电路将记录MAC帧长度，并将其缓存至另一个FIFO中。
2.2.2 获取地址指针，将信元写入片外DDR2存储区DDR2用户端数据与指令均为突发操作，且数据位宽为128 bit。
所以，与DDR2进行交互前，要先拼接信元，将32 bit位宽的信元拼接为128 bit位宽。
当执行写操作命令时，写入电路将从自由指针缓冲队列中读取一个位宽32 bit自由指针，并以该自由指针为地址，向读写轮询电路发送写操作请求。
请求确认后，依次进行数据信元的写入。
当写入电路开始接收首个数据信元时，电路将根据FPGA内部的100 M时钟，记录相关帧的进入时间，并根据延时设定值，计算该帧的预定输出时刻。
2.2.3 生成帧描述符当数据写入过程完成后，帧写入电路还将随即生成一个位宽为128、深度为4的帧描述符。
帧描述符记录了相关帧的字节总数、预定输出时刻（到达到时刻加延时量）、自由指针信息和突发操作次数等信息。
描述符生成后，将进入描述符处理电路进行缓存，并通过读写轮询电路，按照预先分配的存储空间写入DDR2中。
实际设计中，上行链路将在DDR2中为帧描述符分配总大小为32 MB的存储区域。
2.2.4 获得操作权限并完成数据写入在对DDR2进行读写操作时，每次只能有一个用户得到服务。
用户读写轮询电路支持多个用户对DDR2产生读写请求，并按照权重轮询方式产生应答。
电路设计中，根据具体要求预先分配各个电路模块在系统中操作DDR2的优先级。
