序列检测器
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目录
第一章 设计方案．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1
1.1 设计任务 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1
1.2 设计要求 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1
1.2.1 整体功能要求 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1
1.2.2 测试要求 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第二章 设计思路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2
2.1 数字频率计介绍 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2
2.2 设计原理 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2
2.2.1 频率测量的基本原理 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2
2.2.2 整体方框图及原理 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2
2.2.3 序列器结构框图 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．． 2
第三章 模块介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4
3.1 顶层文件模块 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4
3.1.1 顶层文件原理 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4
3.1.2 顶层文件模块 verilog 语言描述程序 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4
3.2 伪随机序列发生器模块 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4
3.2.1 伪随机序列发生器 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4
3.2.2 伪随机序列发生器原理 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5
3.2.3 伪随机序列发生器模块 verilog 语言描述程序 ．．．．．．．．．．．．．．．．．．．．． 6 3.3 序列检测器模块 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7
3.3.1 序列检测器原理 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7
3.3.2 序列检测器模块 verilog 语言描述程序 ．．．．．．．．．．．．．．．．．．．．．．．．．．．7
第四章 序列检测器的实现． ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8
4.1 序列检测器的 verilog 语言程序描述及仿真 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．8
4.1.1 序列检测器的 verilog 语言程序描述 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8
4.1.2 序列检测器的波形仿真 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9
4.2 设计中遇到的问题与解决方法 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10
4.2.1 设计中遇到的问题 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10
4.2.2 解决方法 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 第五章 设计小结．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11
5.1 心得体会 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11第一章 设计方案
1.1 设计任务
在掌握常用数字电路功能和原理的基础上，根据 EDA 技术课程所学知识，利用硬件描述语言 Verilog HDL、EDA软件Quartus II 和硬件平台 Cyclone/Cyclone II FPGA 进行电路系统的设计。
1.2 设计要求
1.2.1 整体设计要求
1、 要求独立完成设计任务。
2、 课程设计说明书封面格式要求见《天津城建大学课程设计教学规范》附表 1。
3、 课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。
4、 测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。
5、 课程设计说明书要求：
1) 说明题目的设计原理和思路、采用方法及设计流程。
2) 系统框图、 Verilog 语言设计程序或原理图。
3) 对各子模块的功能以及各子模块之间的关系做较详细的描述。
4) 详细说明调试方法和调试过程。
5) 说明测试结果：仿真时序图和结果显示图，并对其进行说明和分析。
1.2.2 测试要求
(1) 可预置时钟信号。
(2) 可以在二极管上面显示测试结果。第二章设计思路
2.1序列检测器的介绍
序列检测器就是将一个指定序列从数字码流中识别出来。 序列检测器在数据通讯，雷达和遥测
等领域中用与检测步识别标志。它是一种用来检测一组或多组序列信号的电路。序列检测器可用于 检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如 果这组码与检测器中预先设置的码相同，则输出 1，否则输出0。由于这种检测的关键在于正确码的
收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所 收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新 开始检测。
2.2设计原理
2.2.1序列检测原理
设X为数字码流的输入，Z为检测出标记输出， 高电平表示发现指定的序列 1101.考虑码流为
11101101000011010....贝打如表有：
时 钟 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
16 17 18
X 1 1 1 0 1 1 0 1 0 0 0 0 1 1 0 1 0
Z 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0
在时钟2-5，码流X中出现了指定序列“ 1101 ”，对应输出Z在第5个时钟变为高电平一“ 1 ”，表示 “发现指定序列”，同样地，在时钟13-16码流，X中再次出现指定序列 “ 1101”，Z输出“1”。注意, 在时钟5-8还有一席检出，但它是与第一次检出的序列重叠的，即前者的前面一位同时也是后者的 最后一位。
2.2.2序列检测器整体方框图
2.2.3序列检测器结构框图
序列检测器的结构框图如 图2-1所示。Die
图2-1序列检测器结构框图
本实验有四种状态，即： ldle;Start;Step;Stop 。由上图可知，很显然是莫尔型状态机，总共 第三章模块介绍
3.1顶层文件模块
3.1.1顶层文件原理
采用图形输入方式构成顶层文件，重新构造本系统。
3.1.2顶层文件模块verilog 语言描述程序
module XULIEQI(clk,reset,di n4,LED7S);
in put clk;
in put reset;
in put [3:0] din4;
output LED7S;
wire [3:0] AB;
wire [3:0] din 18;
xulie u1 (clk, din4, reset, din);
test u2 (din, clk,reset,rst);
dec3s u3 (rst,LED7S);
en dmodule
3.2伪随机序列发生器模块
3.2.1伪随机序列发生器
如果一个序列，一方面它是可以预先确定的，并且是可以重复地生产和复制的；一方面它又具
有某种随机序列的随机特性（即统计特性） ，我们便称这种序列为伪随机序列。在扩展频谱通信系统
中，伪随机序列起着十分关键的作用。在直接序列扩频系统得发射端，伪随机序列将信息序列的频
谱扩展，在接收端，伪随机序列将扩频信号恢复为窄带信号，进而完成信息的接收。 m序列又称为
最长线形反馈移位寄存器序列，该序列具有很好的相关性能。 m序列发生器的基本结构为： 其中（Cr, Cr-1，…，CO）为反馈系数，也是特征多项式系数。这些系数的取值为“ 1”或“ 0”，
“1”表示该反馈支路连通，“ 0”表示该反馈支路断开。下图为实际 m序列发生器的电路图：
图中利用D触发器级联的方式完成移位寄存器的功能。在系统清零后， D触发器输出状态均为低电
平，为了避免m序列发生器输出全“ 0”信号，图中在“模二加”运算后添加了一个“非门”。从图 中A、B、C、D四个节点均可得到同一 m序列，只是序列的初始相位不同。特征多项式系数决定了一 个m
序列的特征多项式，同时也决定了一个 m序列。下表给出了部分 m序列的反馈系数（表中的反馈系
数采用八进制表示）
- 寄存器缰数r m序列长度 □序列产生器反谢系貌
7 13
15 23
5 卵 仮 G7i ?S
103* U7, 155
7 127 203. 21K H7t 2351 277, 313.鹽时 3+5# 3f7
B 255 435,如 537. 543« 討氛 551. 703> 747
5 I 511 10S5* 11H, 1157, 11(71 117$
1 10 1023 SOIL, zoaa, 2157. 2442, ?745, 3471
11 ZO47 4005, 4-145, 5023> 5263, 6211* 7363
12 4095 10123. 11417, 12515. 1350S« 14127» 15053
13 am 203. 23Z&1. Z4833, 307411 32555. 37505
322伪随机序列发生器原理
伪随机序列虽然不是真正的随机序列， 但是当伪随机序列周期足够长时， 伪随机序列具有随机序
列的良好统计特性。伪随机序列中的 m序列线性移位寄存器在逻辑上仅用加法器实现，其反馈函数
形式 f（x）=c n — 1 x Ou cn — 2X 1 cn — 3X 2 …c0 x n — 1i,导航，集成电路的，其中 cn — 1 —
