Verilog-HDL-之-8-3编码器学习资料

8-3编码器，3-8译码器的verilog实现在数字系统中，由于采⽤⼆进制运算处理数据，因此通常将信息变成若⼲位⼆进制代码。

在逻辑电路中，信号都是以⾼，低电平的形式输出。

编码器：实现编码的数字电路，把输⼊的每个⾼低电平信号编成⼀组对应的⼆进制代码。

设计⼀个输⼊为8个⾼电平有效信号，输出代码为原码输出的3位⼆进制编码器。

化简逻辑表达式：由逻辑表达式可以得出，普通的8-3编码器⽤或门即可实现。

对应的verilog程序如下：module mb_83(x,y);input [7:0]x;output [2:0]y;reg [2:0]y;always@(x)begincase (x)8'b00000001:y=3'b000; //当当 x=8 ’b00000001,则则 y 输出为 3 ’b0008'b00000010:y=3'b001; //当当 x=8 ’b00000010,则则 y 输出为 3 ’b0018'b00000100:y=3'b010; //当当 x=8 ’b00000100,则则 y 输出为 3 ’b0108'b00001000:y=3'b011; //当当 x=8 ’b00001000,则则 y 输出为 3 ’b0118'b00010000:y=3'b100; //当当 x=8 ’b00010000,则则 y 输出为 3 ’b1008'b00100000:y=3'b101; //当当 x=8 ’b00100000,则则 y 输出为 3 ’b1018'b01000000:y=3'b110; //当当 x=8 ’b01000000,则则 y 输出为 3 ’b1108'b10000000:y=3'b111; //当当 x=8 ’b10000000,则则 y 输出为 3 ’b111default: y=3'b000;endcaseendendmodule上述编码器有⼀个缺点，即在某⼀个时刻只允许有⼀个有效的输⼊，⽽同时若⼜有两个或两个以上的输⼊信号要求编码，输出端⼀定会发⽣混乱，出现错误。

实验4 8-3编码器的设计一、实验目的学习采用VHDL设计8-3编码器，并使用MAX+plus Ⅱ进行仿真。

二、实验条件1、PC机一台。

2、开发软件：Max+plusⅡ。

3、实验设备：GW48-CK EDA实验开发系统。

4、选用芯片：ACEX系列EP1K30TC144-3。

三、实验原理：编码器可将2N个分离的信息代码以N个二进制码来表示。

编码器常常应用于影音压缩或通信方面，以达到精简传输量的目的。

可以将编码器看成压缩电路，译码器看成解压缩电路。

传送数据前先用编码器压缩数据后再传送出去，在接收端则由译码器将数据解压缩，还原为原来的数据。

这样，在传送过程中，就可以以N个数码来代替2N个数码的数据量，以提升传输效率。

编码器又分为普通编码器和优先级编码器。

优先级编码器常用于中断的优先级控制，如图1所示，74LS148是一个8输入，3位二进制码输出的优先级编码器，表1为74LS148真值表。

当某一个输入有效时，就可以输出一个对应的3位二进制编码。

另外，当同时有几个输入有效时，将输出优先级最高的那个输入所对应的二进制编码。

图1 8-3编码器74LS148管脚图表 1 74LS148真值表四、实验步骤1、按照Max+plusⅡ的使用步骤，参考74LS148的相关资料，利用MAX+plusⅡ完成8-3编码器的文本输入和仿真等步骤，给出VHDL程序及仿真波形。

2、在GW-48实验系统上下载验证，记录管脚设置。

五、实验报告：根据以上的实验内容写出实验报告，程序设计；给出程序分析报告、仿真波形图及其分析报告。

六、参考资料1、参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ENCODE8_3 ISPORT (A :IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y :OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END ENTITY ENCODE8_3;ARCHITECTURE ART OF ENCODE8_3 ISBEGINWITH A SELECTY<="000"WHEN"11111110","001"WHEN"11111101","010"WHEN"11111011","011"WHEN"11110111","100"WHEN"11101111","101"WHEN"11011111","110"WHEN"10111111","111"WHEN"01111111","000"WHEN OTHERS;END ARCHITECTURE ART;2、波形仿真结果图2 波形仿真图3、管脚参考设置图3 管脚参考设置。

Verilog HDL 之直流电机PWM控制一、实验前知识准备在上一篇中总结了步进电机的控制，这次我将学习一下直流电机的控制，首先，我们简要了解下步进电机和直流电机的区别。

（1）步进电机是以步阶方式分段移动，直流电机通常采用连续移动的控制方式。

（2）步进电机采用直接控制方式，它的主要命令和控制变量都是步阶位置；直流电机则是以电机电压为控制变量，以位置或速度为命令变量。

（3）直流电机需要反馈控制系统，他会以间接方式控制电机位置。

步进电机系统多半以“开环方式”进行操作。

1、什么是直流电机输出或输入为直流电能的旋转电机，称为直流电机，它是能实现直流电能和机械能互相转换的电机。

当它作电动机运行时是直流电动机，将电能转换为机械能；作发电机运行时是直流发电机，将机械能转换为电能。

2、什么是PWMPWM（脉冲宽度调制）是一种模拟控制方式，其根据相应载荷的变化来调制晶体管栅极或基极的偏置，来实现开关稳压电源输出晶体管或晶体管导通时间的改变，这种方式能使电源的输出电压在工作条件变化时保持恒定，是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术。

3、开发平台中直流电机驱动的实现开发板中的直流电机的驱动部分如图1.1所示。

利用FPGA设计一个0、1组成的双极性PWM发生器。

图1.1 直流电机的驱动部电路二、实验平台Quartus II 7.2 集成开发环境、SOPC-MBoard板、ByteBlaster II 下载电缆三、实验目标1、了解直流电机PWM的控制方法。

2、具有调速功能。

四、实验实现详细实现步骤请参考【连载】FPGA Verilog HDL 系列实例--------8-3编码器1、在设计文件中输入Verilog代码。

66 endmodule2、分析思考：（1）如何控制顺时针转和逆时针转？（2）速度的大小如何控制的？第38行~第53行：由2个引脚控制生成双极性PWM发生器。

结论：（1）以MA_r[0]为准，当状态0的时间大于状态1的时间时，电机逆时针转动；反之，电机顺时针转动。

贵州大学实验报告学院：专业：班级：
实
验
数
据
//图和说明
从图中看出，8-3编码器在8个输入信号输入时会将得到的信号编成一个对应的2进制代码并输出。

当输入信号为00000001时，输出信号为000；输入信号为00000010时，输出信号为001；输入信号为00000100时，输出信号为010；输入信号为00001000时，输出信号为011；输入信号为00010000时，输出信号为100；输入信号为00100000时，输出信号为101；输入信号为01000000时，输出信号为110；输入信号为10000000时，输出信号为111，由此实现了8-3编码器的功能。

实验总结1、从这次实验中学会了QuartusII的使用方法。

2、学会使用vector wave波形仿真。

3、学会了在做新的实验时需要关闭前一个建立的工程。

4、代码的大小写不能随意更改，如果发生变化，将不能运行。

指导
注：各学院可根据教学需要对以上栏木进行增减。

表格内容可根据内容扩充。

Verilog HDL 之8-3编码器原理：在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。

把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。

具有编码功能的逻辑电路称为编码器。

编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。

例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。

下面是8-3编码器的真值表。

实验环境：硬件：AR2000核心板、SOPC-MBoard板、PC 机、ByteBlaster II 下载电缆软件：ModelSim 、Altera Quartus II 7.2 集成开发环境。

实验步骤：1．打开Quartus II 7.2软件，选择File | New Project Wizard新建一个工程，在对话框中第一行选择工程路径，并为该工程新建一个文件夹。

本例中第二行输入工程名bm8_3；第三行是工程顶层设计文件名，该顶层设计文件名一定要与设计文件中模块名module一致，可以与工程名不同，但一般都和工程名一致。

如图1.1所示。

图1.1 在Quartus II中新建工程2．单击“Next”，此对话框是向工程中添加设计文件的。

现在还没有写设计文件，所以没有文件可以添加；直接单击“Next”，进入器件选择对话框。

在Family下拉菜单中选择Cyclone II 系列。

然后在Filters下的Package下拉菜单中选择封装形式FBGA，Pin count下拉菜单中选择管脚数672，Speed grade下拉菜单中选择速度级别8；然后在Available devices中选择EP2C35F672C8器件。

如图1.2所示。

图1.2 选择FPGA器件3．单击Finish，建立好工程。

向工程中添加设计文件，选择File | New ，在New对话框中选择Device Design Files下的Verilog HDL File，单击OK，完成新建设计文件。

贵州大学实验报告学院：专业: 班级:
case（sw)//下面对8-3编码器的逻辑功能进行描述
8'b0000_0001:led<=3’b000；//
8’b0000_0010:led〈=3’b001;//
8'b0000_0100:led〈=3'b010;//
8'b0000_1000:led<=3’b011;
8'b0001_0000：led〈=3’b100；
8’b0010_0000：led〈=3'b101;
8'b0100_0000:led〈=3’b110；
8’b1000_0000：led<=3’b111；
default:led<=3'b000；//
endcase//
end//顺序语言块结束
endmodule//模块结尾
//图和说明
实
验
数
据
从图中看出,8-3编码器在8个输入信号输入时会将得到的信号编成一个对应的2进制代码并输出。

当输入信号为00000001时，输出信号为000；输入信号为00000010时，输出信号为001；输入信号为00000100时,输出信号为010；输入信号为00001000时，输出信号为011；输入信号为00010000时，输出信号为100；输入信号为00100000时，输出信号为101；输入信号为01000000时，输出信号为110；输入信号为10000000时，输出信号为111,由此实现了8—3编码器的功能。

注:各学院可根据教学需要对以上栏木进行增减.表格内容可根据内容扩充.。

姓名学号实验日期成绩XXX XXXXXXX年月日实验三基本组合逻辑电路的PLD实现（2）●实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器●实验目的:1.熟悉用可编程器件实现基本组合逻辑电路的方法。

2.进一步熟悉MAX+plus II软件的使用方法，熟悉原理图输入法和VerilogHDL输入法，进一步熟悉如何编译，器件选择，管脚分配和仿真。

●预习要求：1.回顾数字电路中关于优先编码器的相关知识。

●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。

2.优先编码器的功能是允许同时在几个输入端有输入信号，编码器按照输入信号的优先等级对同时输入的多路信号中优先级最高的一路进行编码。

3.8线-3线优先编码器的真值表如下图所示：●实验内容与步骤：1.新建一个属于自己的工程目录。

2.新建一张电路图文档，调用8线-3线优先编码器芯片74148（注意其均是低电平有效），完成设计。

3.对电路图进行编译，仿真。

4.用VerilogHDL语言方式编写一个8线-3线优先编码器。

5.完成编译，管脚分配，并对模块进行仿真。

●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。

2.将代码关键位置写上相应注释（可用中文）。

3.对仿真波形截图，贴到实验报告中。

●实验图表与数据：1. 8线-3线优先编码器电路图：2. 8线-3线优先编码器电路仿真波形：3 .8线-3线优先编码器Verilog代码：4. 8线-3线优先编码器Verilog代码仿真波形：。

Verilog⼋线-三线优先编码器设计（74LS148）if语句法1//8线-3线优先编码器设计（74LS148)2//3//EI | A7 A6 A5 A4 A3 A2 A1 A0 | Y2 Y1 Y0 GS EO4//0 | 0 x x x x x x x | 0 0 0 0 15//0 | 1 0 x x x x x x | 0 0 1 0 16//0 | 1 1 0 x x x x x | 0 1 0 0 17//0 | 1 1 1 0 x x x x | 0 1 1 0 18//0 | 1 1 1 1 0 x x x | 1 0 0 0 19//0 | 1 1 1 1 1 0 x x | 1 0 1 0 110//0 | 1 1 1 1 1 1 0 x | 1 1 0 0 111//0 | 1 1 1 1 1 1 1 0 | 1 1 1 0 112//0 | 1 1 1 1 1 1 1 1 | 1 1 1 1 013//1 | x x x x x x x x | 1 1 1 1 1141516module encoder_83 (din, EI, GS, EO, dout);17input [7:0] din; //编码输⼊端data_in，低电平有效18input EI; //使能输⼊端EI（选通输⼊端），EI为 0 时芯⽚⼯作,即允许编码19output [2:0] dout; //编码输出端data_out20output GS; //⽚优先编码输出端，优先编码器⼯作⼯作状态标志GS，低电平有效21output EO; //使能输出端EO（选通输出端）22reg [2:0] dout;23reg GS, EO;24always @(din or EI)25if(EI) begin dout <= 3'b111; GS <= 1; EO <= 1; end //所有输出端被锁存在⾼电平26else if (din[7] == 0) begin dout <= 3'b000; GS <= 0; EO <= 1; end27else if (din[6] == 0) begin dout <= 3'b001; GS <= 0; EO <= 1; end28else if (din[5] == 0) begin dout <= 3'b010; GS <= 0; EO <= 1; end29else if (din[4] == 0) begin dout <= 3'b011; GS <= 0; EO <= 1; end30else if (din[3] == 0) begin dout <= 3'b100; GS <= 0; EO <= 1; end31else if (din[2] == 0) begin dout <= 3'b101; GS <= 0; EO <= 1; end32else if (din[1] == 0) begin dout <= 3'b110; GS <= 0; EO <= 1; end33else if (din[0] == 0) begin dout <= 3'b111; GS <= 0; EO <= 1; end34else if (din == 8'b11111111) begin dout <= 3'b111; GS <= 1; EO <= 0; end//芯⽚⼯作，但⽆编码输⼊35else begin dout <= 3'b111; GS <= 1; EO <= 1; end //消除锁存器（latch）36endmodule3738//EI = 0 表⽰允许编码，否则所有输出端被封锁在⾼电平（控制芯⽚⼯作）39//EO = 0 表⽰电路⼯作，但⽆编码输⼊（⽤于级联）40//GS = 0 表⽰电路⼯作，且有编码输⼊（判断输⼊端是否有输⼊）testbench：1 `timescale 1 ps/ 1 ps2module encoder_83_vlg_tst();3reg EI;4reg [7:0] din;5wire EO;6wire GS;7wire [2:0] dout;8 encoder_83 i1 (.EI(EI), .EO(EO), .GS(GS), .din(din), .dout(dout));9initial10begin11 EI = 1;12 din = 8'b11111111;13 #10 EI = 0;14 #10 din = 8'b01010101;15 #10 din = 8'b10101010;16 #10 din = 8'b11010101;17 #10 din = 8'b11101010;18 #10 din = 8'b11110101;19 #10 din = 8'b11111010;20 #10 din = 8'b11111101;21 #10 din = 8'b11111110;22 #10 din = 8'b11111111;23end24endmoduleView Codecase语句法1//8线-3线优先编码器设计（74LS148)2//3//EI | A7 A6 A5 A4 A3 A2 A1 A0 | Y2 Y1 Y0 GS EO4//0 | 0 x x x x x x x | 0 0 0 0 15//0 | 1 0 x x x x x x | 0 0 1 0 16//0 | 1 1 0 x x x x x | 0 1 0 0 17//0 | 1 1 1 0 x x x x | 0 1 1 0 18//0 | 1 1 1 1 0 x x x | 1 0 0 0 19//0 | 1 1 1 1 1 0 x x | 1 0 1 0 110//0 | 1 1 1 1 1 1 0 x | 1 1 0 0 111//0 | 1 1 1 1 1 1 1 0 | 1 1 1 0 112//0 | 1 1 1 1 1 1 1 1 | 1 1 1 1 013//1 | x x x x x x x x | 1 1 1 1 1141516module encoder_83_case (din, EI, GS, EO, dout);17input [7:0] din; //编码输⼊端data_in，低电平有效18input EI; //使能输⼊端EI（选通输⼊端），EI为 0 时芯⽚⼯作,即允许编码19output [2:0] dout; //编码输出端data_out20output GS; //⽚优先编码输出端，优先编码器⼯作⼯作状态标志GS，低电平有效21output EO; //使能输出端EO（选通输出端）22reg [2:0] dout;23reg GS, EO;24always @(din or EI)25if(EI)26begin dout <= 3'b111; GS <= 1; EO <= 1; end //所有输出端被锁存在⾼电平27else28casez (din) //建议⽤casez语句，casez把z/?匹配成任意。

V e r i l o g-H D L-之-8-3编码器Verilog HDL 之 8-3编码器原理：在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。

把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。

具有编码功能的逻辑电路称为编码器。

编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。

例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。

下面是8-3编码器的真值表。

实验环境：硬件：AR2000核心板、SOPC-MBoard板、PC 机、ByteBlaster II 下载电缆软件：ModelSim 、Altera Quartus II 7.2 集成开发环境。

实验步骤：1．打开Quartus II 7.2软件，选择File | New Project Wizard新建一个工程，在对话框中第一行选择工程路径，并为该工程新建一个文件夹。

本例中第二行输入工程名bm8_3；第三行是工程顶层设计文件名，该顶层设计文件名一定要与设计文件中模块名module一致，可以与工程名不同，但一般都和工程名一致。

如图1.1所示。

图1.1 在Quartus II中新建工程2．单击“Next”，此对话框是向工程中添加设计文件的。

现在还没有写设计文件，所以没有文件可以添加；直接单击“Next”，进入器件选择对话框。

在Family下拉菜单中选择Cyclone II 系列。

然后在Filters下的Package下拉菜单中选择封装形式FBGA，Pin count下拉菜单中选择管脚数672，Speed grade下拉菜单中选择速度级别8；然后在Available devices中选择EP2C35F672C8器件。

如图1.2所示。

图1.2 选择FPGA器件3．单击Finish，建立好工程。

向工程中添加设计文件，选择File | New ，在New对话框中选择Device Design Files下的Verilog HDL File，单击OK，完成新建设计文件。

实验六Verilog设计编码器/译码器一、实验目的1、进一步掌握基本组合逻辑电路的实现方法；2、进一步了解always语句的设计方法；3、学习用case语句设计数据优先编码器/译码器的实现方法；4、学习用case语句设计设计总线/缓冲器的实现方法。

二、实验内容（选择其中2个以上完成）1、用always语句设计并仿真2-4译码器d24_seq.v，其真值表如下表所示。

2、用Verilog HDL设计法设计并仿真8-3线优先编码器encode.v，其真值表如下表所示。

3、用Verilog设计双向总线缓冲器电路，当EN=1且DIR=0时输出A=B，EN=1且DIR=1时输出B=A，否则输出高阻‘Z’，文件命名为bibus.v。

4、用Verilog语言编写3-8译码器的程序，符号如图所示，其中g1,g2a,g2b是使能控制输入端，当g1为高电平，g2a,g2b为低电平时，译码器工作，其他状态时，译码器被禁止工作，全部输出均为无效电平（高电平‘1’）。

当CBA=000时，Y0N=0，其余为1；当CBA=001时，Y1N=0，其余为1；依此类推，文件命名为decoder3_8.v。

（选做）5、8段译码器真值表如下所示，其中输入显示字符data为4位二进制，输出seg为8位共阴极码，文件命名为dec7s.v。

（选做）6、3线-8线译码器的元件符号如图所示，ENA是译码器的使能控制输入端，当ENA=1时，译码器不能工作，7线输出Y[7..0]=11111111（译码器的输出有效电平为低电平）；当ENA=0时，译码器工作。

C、B、A是3线数据输入端，译码器处于工作状态时，当CBA=000时，Y[7..0]=11111110（即Y[0]=0）；当CBA=001时，Y[7..0]=11111101（即Y[1]=0）；依此类推，文件命名为decoder.v。

（选做）三、实验步骤1、建立电路的Verilog HDL文件，进行编译，直到编译无误。