数字电路实验

实验一译码器及其应用一、实验目的1、掌握译码器的测试方法。

2、了解中规模集成译码器的功能，管脚分布，掌握其逻辑功能。

3、掌握用译码器构成组合电路的方法。

4、学习译码器的扩展。

二、实验设备及器件1、数字逻辑电路实验板 1块2、74HC138 3-8线译码器 2片3、74HC20 双4输入与非门 1片三、实验原理1、中规模集成译码器74HC13874HC138是集成3线－8线译码器，在数字系统中应用比较广泛。

图3－1是其引脚排列。

其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。

表3-1为74HC138真值表。

表3-1 74HC138真值表74HC138图3－1 74HC138引脚74HC138工作原理为：当S 1=1，S 2+S 3=0时，电路完成译码功能，输出低电平有效。

其中：2、译码器应用因为74HC138 三-八线译码器的输出包括了三变量数字信号的全部八种组合，每一个输出端表示一个最小项，因此可以利用八条输出线组合构成三变量的任意组合电路。

四、实验内容1、译码器74HC138 逻辑功能测试（1）控制端功能测试测试电路如图3-2所示。

按表3-2所示条件输入开关状态。

观察并记录译码器输出状态。

LED 指示灯亮为0，灯不亮为1。

控制端功能测试图3-2 74HC138逻辑功能测试电路（2）逻辑功能测试将译码器使能端S 1、2S 、3S 及地址端A2、A1、A0 分别接至逻辑电平开关输出口，八个输出端07Y Y ⋅⋅⋅依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表3－3逐项测试74HC138的逻辑功能。

74HC138表3－3 74HC138逻辑功能测试2、用74HC138实现逻辑函数Y=AB+BC+CA如果设A2=A ，A1=B ，A0=C ，则函数Y 的逻辑图如3-3所示。

用74HC138和74HC20各一块在实验箱上连接图3-3线路。

并将测试结果记录表3-4中。

表3-4 函数功能测试图3-3用74HC138组成函数Y3、用两个3线-8线译码器构成4线-16线译码器。

利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器，如图3－4所示。

图3-4 用两片74HC138组合成4/16译码器Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y 0123五、实验注意事项1、注意集成电路输入控制端和输出控制端的信号。

2、74HC138集成块搭接中注意输出信号的处理。

六、实验报告要求1、整理有关实验数据，总结利用MSI器件设计组合逻辑电路的方法。

2、写出用两片3线-8线译码器74HC138组成4线-16线译码器的设计过程。

实验二加法器一、实验目的1、掌握半加器、全加器的工作原理及逻辑功能。

2、掌握集成加法器的应用。

二、实验设备及器件1、数字逻辑电路实验板 1块2、74HC283 1片3、74HC04 1片4、74HC00 1片5、74HC86 1片三、实验原理1、半加器不考虑低位进位，只本位相加，称半加。

实现半加的电路，为半加器。

2、全加器考虑低位进位的加法称为全加。

实现全加的电路，为全加器。

3、多位加法器（1）串行多位加法（2）并行多位加法四、实验内容与步骤1、用门电路实现一位全加器。

参照图5-1搭接电路，并测试其功能记录结果在表5-1中。

表5-1 全加器真值表图5-1小规模集成电路设计的全加器2、用译码器器实现全加器。

参照图5-2搭接电路，并观察电路的功能。

图5-2 用74HC138设计的全加器3、用数据选择器实现全加器。

参照图5-3搭接电路，并观察电路的功能。

图5-3 用74HC153设计的全加器4、用集成加法器74HC283实现代码转换电路。

要求：设计一个四位全加器电路，能够完成8421码到余三码的转换。

74HC283的引脚图如图5-4所示，按图5-5搭接电路，并将观察输出记录结果于表5-2。

图5-4 74HC283的引脚排列 图5-5 8421码转换成余三码电路表5-2五、实验注意事项注意74HC153控制端的信号。

六、实验报告要求1、写出用门电路实现全加器的设计过程，并记录实验结果。

2、写出用数据选择器实现全加器的设计过程，并记录实验结果。

3、写出用译码器实现全加器的设计过程，并记录实验过程。

4、写出用用集成加法器74HC283实现代码转换电路的设计过程，并记录实验结果。

实验三计数器逻辑功能测试及应用一、实验目的1、熟悉中规模集成电路计数器74HC90的逻辑功能，使用方法及应用。

2、掌握构成任意进制计数器的方法。

二、实验设备及器件1、数字逻辑电路实验板2、74HC161同步加法二进制计数器 1片。

3、74HC00二输入四与非门 1片。

三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、集成计数器74HC161集成计数器74HC161是四位二进制计数器，其管脚排列如图7-1，功能表如表7-1。

图7-1 74HC161管脚排列2．利用集成计数器芯片可方便地构成任意（N）进制计数器方法：1）反馈归零法：是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。

把模数大的计数器改成模数小的计数器。

其关键是清零信号的选择与芯片的清零方式有关，异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。

还要注意清零端的有效电平，以确定用与门还是与非门来引导。

2）反馈置数法：是利用具有置数功能的计数器，截取从Nb到Na之间的N个有效状态构成N进制计数器。

其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数直至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。

异步置数方式以Na =Nb+N作为反馈识别码，其有效循环状态为Nb～Na；同步置数方式以Na =Nb+N-1作为反馈识别码，其有效循环状态为Nb～Na。

还要注意置数端的有效电平，以确定用与门还是与非门来引导。

四、实验内容1、测试74HC161的逻辑功能，用数码显示管显示。

并记录结果于表7-2(完)表7-22、74HC161芯片构成十六进制计数器3、用反馈归零法将74HC161构成一个十进制计数器。

参考图7-2接电路，并画出状态转换图。

图7-24、利用74HC161构成一个二十四进制的计数器，并用数码显示管显示。

五、实验注意事项1、集成块功能端有效的状态。

2、实现其他进制计数器的时候注意中断状态和反馈线的处理。

六、实验报告要求按要求完成上述内容，并总结计数器设计的方法及多级计数器级连有哪些规律？实验四寄存器功能测试及应用一、实验目的1、熟悉寄存器的电路结构和工作原理。

2、掌握集成移位寄存器74HC194的逻辑功能和使用方法。

二、实验设备及器件1、数字逻辑电路实验板2、74HC74双D触发器 2片3、74HC04六反相器1片。

4、74HC194四位双向通用移位寄存器1片。

三、实验原理移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。

既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。

根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。

本实验选用的4位双向通用移位寄存器，型号为CC40194或74HC194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图8－1所示。

功能表如表8-1所示。

74HC194图8－1 74HC194引脚排列其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串C为直接无条件清零端；行输入端，S L为左移串行输入端；S1、S0为操作模式控制端；RCP为时钟脉冲输入端。

表8-1四、实验内容与步骤1、利用两块74HC74（四个D触发器）构成一个单向的移位寄存器。

参照图8-2搭接电路，观察并记录结果于表8-2。

图8-2 右移移位寄存器表8-22、验证74HC194的功能，观察左移、右移功能。

按图8－3接线，R C、S1、S0、SL、SR、D0、D1、D2、D3分别接至逻辑开关的输出插口；Q0、Q1、Q2、Q3接至逻辑电平显示输入插口。

CP端接单次脉冲源。

按表8－1所规定的输入状态，逐项进行测试。

图8－3 74LS194逻辑功能测试3、用74HC194组成七位串行输入转换为并行输出电路。

(完)按图8－4接线，进行右移串入、并出实验，串入数码自定；改接线路用左移方式实现并行输出。

图8－4 串并转换电路转换前，R C端加低电平，使1、2两片寄存器的内容清0，此时S1S0＝11，寄存器执行并行输入工作方式。

当第一个CP脉冲到来后，寄存器的输出状态Q0～Q7为01111111，与此同时S1S0变为01，转换电路变为执行串入右移工作方式，串行输入数据由1片的S R端加入。

随着CP脉冲的依次加入，输出状态的变化可列在表8-3中。

表8－3 Array由表8－3可见，右移操作七次之后，Q7变为0，S1S0又变为11，说明串行输入结束。

这时，串行输入的数码已经转换成了并行输出了。

当再来一个CP脉冲时，电路又重新执行一次并行输入，为第二组串行数码转换作好了准备。

五、实验注意事项1、注意集成块功能端有效的状态。

2、使用移位寄存器的时候注意左移和右移的方向。

六、实验报告要求按要求完成上述内容，并总结时序电路特点。

实验五数字时钟的设计一、实验目的1、掌握各芯片的逻辑功能及使用方法。

2、掌握数字钟的设计方法和和计数器相互级联的方法。

3、掌握数字系统的设计和数字系统功能的测试方法。

4、掌握数字系统的制作和布线方法。

二、设计任务1、数字钟具有显示分、秒的功能；2、有校时功能，可以对分进行校时，使其校正到标准时间；3、计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时，报时声音四低一高；并且要求走时准确。