序列检测器的设计实验报告.docx

序列检测器设计实验内容：设计一个1110010序列检测器，即检测器检测到序列1110010时，输出为1，否则输出为0。

输入信号：一个时钟输入信号clk；一个输入端x以输入序列来检测；一个输入y用来选择是检测序列1110010或是检测自己输入的序列；一个输入k(7..0)用来输入想要检测器检测的序列；输出信号：一个7位输出信号q，用来输出正在检测的7位序列；一个1位输出信号unlk,当被检测序列符合时，输出unlk为1否则为0；中间信号：再定义两个7位的中间信号a和combination;执行操作：在上升的时钟沿时候，将从x输入的序列赋给7位a，在y等于1的情况下，令中间信号combination为1110010，否则，在y等于0的情况下，令中间信号combination为从k输入的七位长序列。

最后把a的值赋给q，如果a与combination输出unlk等于1否则等于0。

（1）序列检测器语言设计：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity xulie2 isport (clk,x:in std_logic;y:in std_logic;k:in std_logic_vector(7 downto 1);unlk:out std_logic;q:out std_logic_vector(7 downto 1)); end xulie2;architecture art of xulie2 issignal a:std_logic_vector(7 downto 1);signal combination: std_logic_vector(7 downto 1);beginprocess(clk)beginif clk'event and clk='1' thena<=a(6 downto 1)&x;if y='1' thencombination<="1110010";else combination<=k;end if;end if;q<=a;end process;unlk<='1' when(a=combination) else '0';end art;序列检测器波形图：其中ENDTIME=10.0us GRIDSIZE=100.0ns波形图分析：如图，选择输入端y输入为1时，q对应着输出从x输入的7位序列，如果从x输入的待检测的7位序列为1110010时，unlk为1，否则为0，当选择输入端y输入为0时，q依旧对应着输出从x输入的待检测的当前7为序列，但是只有当从x输入的7为序列与从k输入的7位序列一致时，输出端unlk才为1，否则为0。

序列检测器实验一、实验目的1、掌握序列检测器的工作原理；2、掌握时序电路的经典设计方法；3、学习AHDL 语言的状态机的设计方法；二、实验内容设计一个1110010 序列检测器，即检测器连续收到一组串行码“1110010”后，输出检测标志1，否则输出0。

要求用图形输入法完成：①作状态图和状态表；②状态化简，建立最简状态表；③写出状态编码；画出状态编码表；④建立激励函数，输出函数真值表；⑤写出激励函数和输出函数表达式；⑥画出逻辑电路测试图；⑦逻辑功能仿真，记录仿真波形并加以说明；⑧下载验证（两种以上的方式）。

三、实验平台及实验方法用电路图输入法完成序列检测器，对其进行逻辑功能运用MaxplusII软件进行波形仿真再结合FPGA（即对试验箱的芯片进行编译）下载验证。

四、实验原理代码序列检测器是一种同步时序电路，它用于搜索，检测输入的二进制代码串中是否出现指定的代码序列，001 序列检测器的原理图如下：实验设计（每收到一次信号时钟必须有一次上升沿）状态编码状态命名输入（x）0 1000 收到1个0 S0 000(s0)/0 001(s1)/0 001 收到1个1 S1 000(s0)/0 011(s2)/0 011 收到11 S2 000(s0)/0 010(s3)/0 010 收到111 S3 110(s4)/0 010(s3)/0 110 收到1110 S4 100(s5)/0 001(s1)/0 100 收到11100 S5 000(s0)/0 101(s6)/0 101 收到111001 S6 111(s7)/1 011(s2)/0 111 收到1110010 S7 000(s0)/0 001(s1)/0卡诺图化简Q1* Q2*00 01 11 10 00 0 0 1 0 01 0 1 0 0 11 0 0 0 0 1011Q3* 00 01 11 10 00 0 0 1 1 01 0 1 1 1 11 0 0 1 0 1013212133132321313212321321321''*''''''*''''''*Q Q Q XQ XQ Q Q XQ Q XQ Q Q Q Q XQ Q Q Q Q Q Q XQ Q Q Q X Q Q X Q ++=++++=++= D 触发器 OR5五、实验操作门电路图实验过程：1.启动MaxplusII 软件；2.新建一个逻辑图编辑界面，点Max+plus II Grahic Editor ，根据逻辑原理图编辑逻辑图；00 01 11 10 00 0 0 0 0 01 0 1 1 1 11 0 0 0 1 1011XQ1Q2Q3Q2Q3XQ1Q2Q3 XQ13．编译。

VHDL数字系统设计与测试实验报告（一）——有限序列检测器一、设计功能与要求1、实验要求：利用状态机原理设计一个7位序列检测器（1110010）。

2、功能分析：序列检测器一般有一个输入X和一个输出Y。

输入信号在不断变化，从而形成一个与时间相关的输入序列。

序列检测器就是当输入序列中包含特定串时，设置输出信号Y为高电平，表示检测到了特定串。

本设计中需要检测的序列是“1110010”。

二、设计思路序列检测器是一种同步时序电路，它用于搜索，检测输入的二进制代码串中是否出现指定的代码序列，1110010 序列检测器的原理图如下：CPX Y 0111010010010首先，要从一串二进制编码中检测出一个已预置的七位二进制码1110010，每增加一位相当于增加一个状态，再加上一个初始态，用八个状态可以实现。

状态机初始状态为S1；当自动机接收到一个“1”时，自动机进入S2状态；如果在S2状态接收到“1”时，自动机进入到S3状态；如果在S3状态接收到“1”时，自动机进入到S4状态；如果在S4状态接收到“0”时，自动机进入到S5状态；如果在S5状态接收到“0”时，自动机进入到S6状态；如果在S6状态接收到“1”时，自动机进入到S7状态；如果在S7状态接收到“0”时，自动机进入到S8状态；如果自动机处于S8状态，则表示接收到了一个连续的串“1110010”，此时可以设置输出信号为高电平。

其Moore型原始状态转移图如下：根据状态转移图可以得出Moore型原始状态转移表为：三、源代码library ieee;use ieee.std_logic_1164.all;entity checkerarray isport(din:in std_logic;clk,clr:in std_logic;z:buffer std_logic);end checkerarray;architecture arch_check of checkerarray is type StateType is(s1,s2,s3,s4,s5,s6,s7,s8);signal present_state,next_state:StateType; beginstate_comb:process(present_state,din)begincase present_state iswhen s1=>z<='0';if din='1'thennext_state<=s2;elsenext_state<=s1;end if;when s2=>z<='0';if din='1'thennext_state<=s3;elsenext_state<=s2;end if;when s3=>z<='0';if din='1'thennext_state<=s4;elsenext_state<=s1;end if;when s4=>z<='0';if din='1'thennext_state<=s4;elsenext_state<=s5;end if;when s5=>z<='0';if din='1'thennext_state<=s2;elsenext_state<=s6;end if;when s6=>z<='0';if din='1'thennext_state<=s7;elsenext_state<=s1;end if;when s7=>z<='0';if din='1'thennext_state<=s3;elsenext_state<=s8;end if;when s8=>z<='1';if din='1'thennext_state<=s2;elsenext_state<=s1;end if;end case;end process state_comb;state_clocked:process(clk,clr) beginif(clr='1')thenpresent_state<=s1;elsif(clk'event and clk='1')thenpresent_state<=next_state;end if;end process state_clocked;end arch_check;四、仿真结果与说明上图即为在modelsim中进行仿真的波形图像。

实验三_用状态机实现序列检测器的设计引言：序列检测器是一类常用的电子设计电路，它在接收到特定的输入序列时，会产生特定的输出序列。

在许多应用场景中，如通信系统、数字信号处理和自动控制等领域，序列检测器都发挥着重要的作用。

本实验将利用状态机的概念，设计并实现一个简单的序列检测器。

一、序列检测器的设计原理序列检测器的设计原理基于状态机的思想。

状态机是一种抽象的计算模型，它由一组状态、一组输入和一组转移动作组成。

在序列检测器中，输入序列被连续地输入，状态也会根据输入进行不断变化。

当状态机检测到了预设的特定输入序列时，就会产生相应的输出序列。

二、序列检测器的设计步骤1.确定输入和输出序列：首先确定所需检测的输入序列和对应的输出序列，这将决定状态机的状态转移条件。

2.绘制状态转移图：根据输入和输出序列，绘制状态转移图，即用状态变量和状态转移条件表示状态转移关系。

3.设计状态机的状态转移表：根据状态转移图，将所有可能的状态转移关系整理为一个状态转移表。

4.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能。

三、设计实例在本实验中，我们以一个简单示例为例，演示序列检测器的设计流程。

假设输入序列为0101，当检测到该输入序列时，输出序列为011.确定输入和输出序列：输入序列为0101，输出序列为012.绘制状态转移图：根据输入和输出序列，绘制状态转移图如下：0/00，S0，1/1/1说明：状态S0表示未检测到特定输入序列，状态S1表示检测到特定输入序列。

3.设计状态机的状态转移表：根据状态转移图，得到状态转移表如下：输当前状态，0，1S0，S0，S1S1，S0，S14.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能，伪代码如下：if (当前状态 == S0)if (输入 == 0)当前状态=S0;输出=0;} else if (输入 == 1)当前状态=S1;输出=0;}} else if (当前状态 == S1)if (输入 == 0)当前状态=S0;输出=1;} else if (输入 == 1)当前状态=S1;输出=1;}}四、实验总结本实验利用状态机的思想，设计并实现了一个简单的序列检测器。

一、实验目的1. 理解序列检测器的工作原理和设计方法；2. 掌握时序电路的经典设计方法；3. 学习使用Verilog HDL语言进行状态机的设计；4. 通过实验验证序列检测器的功能。

二、实验原理序列检测器是一种同步时序电路，用于检测输入的一串二进制编码。

当输入序列与预设的编码相匹配时，输出高电平；否则，输出低电平。

序列检测器在数字通信、安全防盗、密码认证等领域有着广泛的应用。

序列检测器的基本工作原理如下：1. 预设一个编码序列，称为目标序列；2. 当输入序列与目标序列相匹配时，输出高电平；3. 当输入序列与目标序列不匹配时，输出低电平。

三、实验器材1. PC机一台；2. EDA教学实验系统一台；3. 下载电缆一根（已接好）；4. 导线若干。

四、实验步骤1. 设计序列检测器的Verilog代码；2. 在EDA教学实验系统上编译、仿真和下载Verilog代码；3. 连接实验电路，下载Verilog代码；4. 通过逻辑分析仪观察输出波形，验证序列检测器的功能。

五、实验内容1. 设计一个长度为4位的序列检测器，目标序列为1001；2. 设计一个长度为8位的序列检测器，目标序列为11001001；3. 通过实验验证序列检测器的功能。

六、实验代码```verilogmodule seqdet(input clk, // 时钟信号input rst, // 复位信号input [3:0] din, // 输入序列output reg out // 输出信号);// 定义状态localparam [1:0] IDLE = 2'b00,MATCH = 2'b01,NOMATCH = 2'b10;// 状态寄存器reg [1:0] state, nextstate;// 输出函数always @(posedge clk or posedge rst) beginif (rst) beginstate <= IDLE;out <= 1'b0;end else beginstate <= nextstate;out <= (state == MATCH) ? 1'b1 : 1'b0; endend// 激励函数always @() begincase (state)IDLE: beginif (din == 4'b1001) beginnextstate = MATCH;end else beginnextstate = NOMATCH;endendMATCH: beginnextstate = IDLE;endNOMATCH: beginnextstate = IDLE;enddefault: beginnextstate = IDLE;endendcaseendendmodule```七、实验结果与分析1. 长度为4位的序列检测器：当输入序列为1001时，输出高电平；当输入序列不为1001时，输出低电平。

电子技术设计实训报告指导教师：**小组成员：*201458244**201458244**201458244**201458244*成绩评定：教师签名：评定时间设计1.题目：“11001”序列检测器。

原始条件：逻辑器件：CMOS门电路集成芯片：74SL20 74LS00 74LS1122.要求完成设计的主要任务：1)能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路设计相结合，设计一个有实际应用的数字逻辑电路。

2)使用同步时序逻辑电路的设计方法，设计“11001”序列检测器。

写出设计中的过程。

画出课程设计图。

3)在试验设备上，使用74SL20 74LS00 74LS112集成电路连接、调试和测试“11001”序列检测器电路。

3.小组成员分工*设计序列*电子版实验报告，化简卡诺图*：画电路图、仿真电路图*：检查设计失误、物理机电路连线电路分析设计过程4.逻辑抽象：初始状态SS:11:11S2:110S3S:11004:11001S5根据任务书要求，设计的序列检测器有一个外部输入A 和一个外部输出 Y。

输入和输出的逻辑关系为：正常情况下Y=0，出现A=11001时，Y=15.状态转换图6.状态转换表表1由表1可知，S1和S5是等价状态，故可以合并。

下图为化简后的状态转换图。

''0101*1Q Q Q AQ Q +=7. 卡若图化简规定电路状态编码，电路需要5个状态。

需要3（2n-1<状态数≦2n ）个触发器。

现取Q 2Q 1Q 0=001表示S 1，Q 2Q 1Q 0=010表示S 2，Q 2Q 1Q 0=011表示S 3，Q 2Q 1Q 0=100表示S 4 ,即可得到：S 0:000 S 1:001 S 2:010 S 3 :011 S 4:100由上述转换表可以转化为卡诺图下面即可分解卡诺图⎪⎩⎪⎨⎧++=+=0111*01010*1)''(''Q AQ AQ Q A Q Q Q Q AQ Q '''201201*2Q Q Q A Q Q Q A Q +=''''011001*0Q Q A Q AQ Q AQ Q ++=''0101*1Q Q Q AQ Q +='''201201*2Q Q Q A Q Q Q A Q +=''''011001*0Q Q A Q AQ Q AQ Q ++=2AQ Y =8. 逻辑函数式由上述的卡诺图得到状态方程和输出方程⎪⎩⎪⎨⎧2AQ Y =化简得到上式与JK 触发器的特性方程对照比较可以得出（Q *=JQ ’+K ’Q ）)'()'(.....'''1001012.1101012AQ K Q K Q Q A K AQ Q A J AQ J Q Q A J ===⎪⎩⎪⎨⎧+=== 2AQ Y =9.JK 触发器具体实现电路图由上述的式子我们可以画出模拟电路图（完整电路图附页说明）10. 仿真软件仿真效果（截图说明）下面进行仿真实验，X3灯是为了显示0、1输入，X2灯是显示脉冲输入情况。

序列检测器实验报告序列检测器实验报告概述：序列检测器是一种用于判断输入序列是否符合特定规则的工具。

在本次实验中，我们使用了一种基于深度学习的序列检测器模型，并对其进行了性能评估和优化。

1. 实验背景序列检测器在许多领域中都有着广泛的应用，如自然语言处理、语音识别、图像处理等。

本次实验旨在通过搭建一个序列检测器模型，探索其在序列数据处理中的效果和潜力。

2. 实验设计我们选择了一组包含数字序列的数据集作为实验样本。

数据集中的每个序列都由一系列数字组成，我们的目标是通过训练序列检测器模型，使其能够准确地判断输入序列是否符合某种规则。

3. 模型搭建我们采用了一种基于循环神经网络（RNN）的模型来构建序列检测器。

RNN是一类特殊的神经网络，可以有效地处理序列数据。

我们使用了长短期记忆（LSTM）单元作为RNN的基本构建块，以提高模型对长期依赖关系的建模能力。

4. 实验步骤首先，我们将数据集划分为训练集和测试集，其中训练集用于模型的训练和参数优化，测试集用于评估模型的性能。

接下来，我们对训练集进行预处理，将每个数字序列转换为对应的数值表示。

然后，我们构建了一个包含多个LSTM 层的序列检测器模型，并通过反向传播算法对其进行训练。

5. 实验结果经过多次实验和参数调整，我们得到了一个性能较好的序列检测器模型。

在测试集上的评估结果显示，该模型能够以高准确率和较低的误判率判断输入序列是否符合规则。

此外，我们还对模型的训练时间和资源消耗进行了分析，发现其在处理大规模序列数据时表现出较好的效率。

6. 优化探索为了进一步提升序列检测器的性能，我们尝试了一些优化策略。

首先，我们增加了模型的深度，即增加了LSTM层的数量。

实验结果显示，增加模型深度可以提高模型的准确率，但也会增加训练时间和资源消耗。

其次，我们尝试了不同的优化算法和学习率调度策略，以寻找更好的模型参数配置。

最后，我们还尝试了集成学习的方法，将多个序列检测器模型的预测结果进行集成，以进一步提升模型的性能。

实验三_用状态机实现序列检测器的设计
一、实验目的
①了解序列检测器的基本原理；
②使用状态机模型设计序列检测器；
③理解状态机的工作原理，以及应用状态机设计逻辑电路的思想与方法。

二、实验原理
序列检测器，又称序列检测器或序列检测装置，是将输入的序列信号，与一个事先给定的序列模式进行比较，以判断输入信号是否与给定的模式
相匹配。

当输入信号与给定模式完全匹配时，则检测出一个正确的模式序列。

如果输入的信号不与模式相匹配，则认为出错，并给出错误信号。

序列检测器有很多的组成部分，包括输出寄存器，状态寄存器，比较
状态机，其中比较状态机是序列检测器最重要的组成部分。

它主要功能是：获取模式序列，比较模式和输入序列，并根据比较结果生成对应的输出信号。

具体来说，比较状态机包括：输入处理模块，状态比较模块，指令控
制模块和输出触发模块。

三、实验内容
1、设计一个比较状态机，用于检测并确定序列是否与给定的模式序
列相同。

2、使用VHDL绘制比较状态机的模型，并编写代码实现。

3、真实应用比较状态机，设计一个校验器，用于检测序列是否符合一定的校验规则。

实验四-序列检测一、实验目的：1.实验目的：通过学习硬件编程语言，掌握一般时序逻辑分析的方法。

2.学会使用Verilog语言编写实现任意序列检测。

3.学会使用Verilog编写测试文件testbech的方法并在Modelsim中实现时序仿真。

二、实验设备1.PC机一台2.Modelsim软件三、实验内容:序列检测器是能够与从二进制码流中检测出一组特定序列的信号的时序电路。

通过接受的序列号与检测其预设值比较，当检测到输入信号匹配时，输出响应的指示。

设计序列检测器，要求能够识别序列“10010”。

din为数字码流的输入，z是检测标记的输出，高电平表示“发现指定序列”，低电平表示“没有发现指定的序列”。

1.打开Modelsim软件，切换目录至常用位置，这里选择D:\seqdet。

（注，在D:\seqdet 目录下一保存有序列检测文件seqdet.v和测试文件seqdet_tb.v,源程序在附录里）2.然后新建工程，File ->New->Project,建立工程工程为seqdet，设置如下，并在接下来的步骤中添加序列检测文件seqdet.v和测试文件seqdet_tb.v。

4.编译文件编译无误后，进行仿真5.文件仿真在弹出的窗口中选择Design->work->seqdet_tb,默认选中优化选项。

选择OK6.添加信号到wave视图中。

在仿真状态下，切换到左侧导航窗口到object视图下，添加信号T，clk，rst，x，z，q到wave窗口中，添加完成后如图所示：7.运行仿真至1000ns，，波形图显示如图所示：8.结果分析：对上述图形分析如下，用蓝色表示的为第一次检测到匹配序列“10010”，黄色表示为第二次匹配序列，紫色表示为第三次匹配序列。

z分别在这三处匹配时输出高电平，其他为低电平，实现了序列检测的功能。

四，程序：①源程序模块seqdet.v ：module seqdet(input wire x, //信号输入input wire clk, //时钟信号input wire rst,output wire z,output reg [4:0] q //序列输出);wire [4:0] q_next;assign q_next ={q[3:0],x};assign z = (q_next== 5'b10010) ? 1'b1:1'b0;always @ (posedge clk,negedge rst)if(!rst)q <= 5'd0;elseq <= q_next;endmodule②测试程序模块seqdet_tb.v`timescale 1ns/1nsmodule seqdet_tb;localparam T =20;reg clk,rst;reg [23:0] data;wire z,x;wire [4:0] q;assign x = data[23];initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data =20'b1100_1001_0000_1001_0100;#(T*1000) $stop;endalways #T clk = ~clk;always @ (posedge clk)#2 data = {data[22:0],data[23]};seqdet U1(.x(x),.z(z),.clk(clk),.q(q),.rst(rst));endmodule五、实验总结：通过本次实验，对Verilog硬件描述语言有了进一步认识，学会编写verilog语言的文本设计方法，并学会编写testbench测试程序。