电子教案《数字电子技术》 第三章(教案)第3章 组合逻辑电路

《数字电子技术》教案

第3章 组合逻辑电路

课程章节 第3章 组合逻辑电路 课时分配 4

教学目标 1.掌握组合逻辑电路的分析方法和设计方法。

2.掌握基本组合逻辑器件的应用。

3.掌握组合电路中的竞争冒险。

教学重点、难点 1.3种基本逻辑门及其表示

2.3种基本逻辑门导出的其他逻辑门及其表示

3.组合逻辑电路的设计方法

4.常用中规模标准组合逻辑电路

5.组合电路中的竞争冒险判别与消除方法

授课方式 课堂讲授，板书

教学内容

1.组合逻辑电路的特点

2.组合逻辑电路的方框图及特点

3.3种基本逻辑门及其表示

4.组合逻辑电路的分析方法和设计方法

5.常用中规模标准组合逻辑电路

6.组合电路中的竞争冒险

教学过程 3.1概述

3.1.1组合逻辑电路的特点

组合逻辑电路是指采用两个或两个以上基本逻辑门来实现更实用、更复杂逻辑功能的电路结构，其特点主要包括以下两点：

（1）在逻辑功能上，组合逻辑电路在任意时刻的输出仅取决于该时刻的输入，与电路原来的状态无关。

（2）在电路结构上，组合逻辑电路中不能包含存储单元。

3.1.2组合逻辑电路的方框图及特点

如图3-1所示为组合逻辑电路方框图。

图3-1 组合逻辑电路方框图

组合逻辑电路基本构成单元为门电路，组合逻辑电路没有输出端到输入端的信号反馈网络，组合逻辑电路无记忆性，所以组合逻辑电路是无记忆性电路。

3.1.3 3种基本逻辑门及其表示

在二值逻辑中，最基本的逻辑关系有3种，即与逻辑、或逻辑和非逻辑。数字电路中实现这3种逻辑的电路分别称为与门电路、或门电路和非门电路。

1．与逻辑

与逻辑是指一个逻辑事件的发生取决于几个条件，当这几个条件都满足时，这个事件就发生；否则就不发生。

如图3-3所示为与逻辑的逻辑电路符号，称为与门电路。

图3-3 与门逻辑符号

2．或逻辑 或逻辑是指一个逻辑事件的发生取决于几个条件，只要这几个条件中有任何一个条件满足时，这个事件就发生；只有所有条件都不满足时，这个逻辑事件才不会发生。

如图3-5所示为或逻辑的逻辑电路符号，称为或门电路。

图3-5 或门逻辑符号

3．非逻辑

非逻辑是指逻辑事件的条件满足时，逻辑事件就不发生；条件不满足时，逻辑事件反而会发生。

如图3-7所示为非逻辑的逻辑电路符号，称为非门电路。

图3-7 非门逻辑符号

3.1.4由3种基本逻辑门导出的其他逻辑门及其表示

1．与非门

与非门是实现先“与”后“非”的数字单元电路，其逻辑函数表达式为：LAB。

如图3-8（a）所示为先“与”后“非”组合电路；图3-8（b）所示为与非门逻辑符号。

（a）先“与”后“非”组合电路 （b）与非门逻辑符号

图3-8 与非门组合电路及逻辑符号

2．或非门 或非门是实现先“或”后“非”的数字单元电路，其逻辑函数表达式为：LAB。

如图3-9（a）所示为先“或”后“非”组合电路；图3-9（b）所示为或非门逻辑符号。

（a）先“或”后“非”组合电路 （b）或非门的逻辑符号

图3-9 或非门组合电路及逻辑符号

3．与或非门

与或非门是实现先“与”后“或”再“非”的数字单元电路，其逻辑函数表达式为：LABCD。

如图3-10（a）所示为先“与”后“或”再“非”组合电路；图3-10（b）所示为与或非门逻辑符号。

（a）先“与”后“或”再“非”组合电路 （b）与或非门的逻辑符号

图3-10 与或非门组合电路及逻辑符号

4．异或门

异或门是实现异或运算的数字单元电路，指在只有两个输入变量A，B的电路中，当A和B取值不同时输出为1，否则输出为0，其逻辑函数表达式为：LABABAB。

如图3-11（a）所示为异或运算组合电路；图3-11（b）所示为异或门逻辑符号。

（a）异或运算组合电路 （b）异或门逻辑符号

图3-11 异或门组合电路及逻辑符号

5．同或门

同或门是实现同或运算的数字单元电路，是指在只有2个输入变量A，B的电路中，当A和B取值相同时输出为1，否则输出为0，其逻辑函数表达式为：LABABABAB。

如图3-12（a）所示为同或运算组合电路；图3-12（b）所示为同或门逻辑符号。

（a）同或运算组合电路 （b）同或门逻辑符号

图3-12 同或门组合电路及逻辑符号

3.2组合逻辑电路的分析方法和设计方法

3.2.1组合逻辑电路的分析方法

组合逻辑电路分析是指对给定的组合逻辑电路，通过分析找出电路的逻辑功能。

通常采用的分析方法是：

（1）从电路的输入到输出逐级写出逻辑函数式，最后得到表示输出与输入关系的逻辑函数式。

（2）然后用公式化简法或卡诺图化简法将得到的函数式化简或变换，以使逻辑关系简单明了。

（3）为了使电路的逻辑功能更加直观，有时还可以将逻辑函数式转换为真值表的形式。

（4）最后，根据真值表说明组合电路功能。

3.2.2组合逻辑电路的设计方法

组合逻辑电路的设计工作通常包以下过程：

1．进行逻辑抽象

2．写出逻辑函数式

3．选定器材的类型

4．将逻辑函数化简或变换成适当的形式

5．工艺设计

3.2.3组合逻辑电路分析举例

3.3常用中规模标准组合逻辑电路

中规模集成电路（简称MSI）常能完成部分相对独立的逻辑功能，故又称为逻辑部件或功能模块。

3.3.1加法器

1．1位半加器

1）1位半加器的定义

如果不考虑低位输入的进位，而只考虑本位两数相加，称半加。实现半加运算的电路叫半加器。

2）1位半加器的设计原理

1位半加器有两个输入变量A，B，代表两个1位二进制数的输入；有两个输出变量S，C，分别代表相加产生的和与进位输出。

根据真值表所示逻辑功能，可写出1位半加器的输出表达式为：

SABABABCAB

2．1位全加器

1）1位全加器的定义

如果相加时，考虑来自低位的进位及向高位的进位，则称为全加。实现全加运算的电路叫全加器。

2）1位全加器的设计原理

1位全加器有3个输入变量iA，iB以及低一位的进位输入iC；有2个输出变量iS，iC，分别代表相加产生的和与进位输出。

1位全加器的输出表达式为：

11111111()iiiiiiiiiiiiiiiiiiiiiiiiiiiiSABCABCABCABCABCCABBCACABCBA

3．多位加法器

1）串行进位加法器

串行进位加法器是一种能够串行产生两个二进制数算术和的逻辑部件，它由若干个全加器组成，较低位全加器的进位输出与较高位全加器的进位输入相连。

2）超前进位加法器

超前进位加法器是指在作多位加法时，各位的进位输入信号直接由输入二进制数通过超前进位电路产生的。

3.3.2其他功能的TTL门电路

1．编码器概述

数字系统中存储或处理的信息，常常是用二进制码来表示的。用二进制代码表示特定含义的信息就称为编码，具有编码功能的逻辑电路称为编码器。

根据真值表所示逻辑功能，可写出2位二进制编码器的输出表达式为：

123013YIIYII

画出2位二进制编码器的逻辑电路图，如图3-27所示。

图3-27 2位二进制编码器的电路结构

从表3-17二进制编码器真值表我们可以看出，当输入信号同时出现两个或两个以上信号要求编码时，该二进制编码器逻辑电路将出现编码错误，此时应使用二进制优先编码器。

2．3位二进制优先编码器

以3位二进制优先编码器为例说明优先编码器的设计原理。

优先编码器是指当编码器的输入端同时出现多个编码要求时，编码器会从中选择优先级最高的端口信号作为输入信号，并输出其对应

编码。

根据真值表所示逻辑功能，可写出3位二进制优先编码器的输出表达式为：

20123456712345672345673456711012345672345674567567001234567234567456767YIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIII

3．集成8线—3线优先编码器

如图3-29（a）所示为8线—3线优先编码器74LS148的逻辑符号图，图3-29（b）所示为8线—3线优先编码器74LS148的引脚图。

（a）逻辑符号 （b）引脚说明

图3-29 8线—3线优先编码器74LS148

（1）0I～7I：输入端，低电平有效。

（2）2Y，1Y，0Y：输出端，低电平有效。

（3）S：选通输入端。0S时，编码器正常工作；1S时，所有输出均被封锁为高电平。

（4）SY：选通输出端，用于扩展编码。只有当所有输入均为高电平（没有编码输入），且0S时，S=0Y。

（5）EXY：扩展端，用于扩展编码。当0S，且任意一个输入端为低电平（有编码输入）时，EX=0Y。

3.3.3译码器

1．3线—8线二进制译码器

译码是编码的逆过程，是将输入的二进制代码转换成相应控制信号输出的电路。

假设输入信号为二进制原码，输出信号为低电平有效，3线—8线二进制译码器输入的3位二进制代码为210AAA，，；32个输出信号为

01234567YYYYYYYY，，，，，，，。任何时刻二进制译码器的输出信号只允许一个输出信号有效。

根据真值表所示逻辑功能，可写出3位二进制译码器的输出表达式为：

02101210221032104210521062107210YAAAYAAAYAAAYAAAYAAAYAAAYAAAYAAA

从二进制译码器的逻辑表达式可以看到，输出为低电平有效时，输出表达式为以输入信号为自变量最小项的非，因此译码器加可以用非门加与非门来构成。

2．集成3线—8线译码器

将设计好的3线—8线译码器封装在一个集成芯片上，便成为集成3线—8线译码器，如图3-31所示为74LS138逻辑符号图。

图3-31 集成3线—8线译码器74LS138逻辑符号

123SSS，，为3个输入选通控制端，当123100SSS时，才允许集成3线—8线二进制译码器进行译码，这3个控制信号可以作为译码器的扩展使用。