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FinFET（鳍式场效晶体管）技术的简单介绍（1）由于半导体器件尺寸的持续按比例缩小（目前已经进入22纳米/20纳米制程时期），咱们得以不断提高电路的性能、功耗、电路集成度和性能。
而业界关于FinFET的研究尽管已经持续了10年以上，可是直到最近，该技术才被真正采纳到实际生产当中去。
一个FinFET的剖面图如下所示（图1）。
与平面晶体管相较，FinFET的器件关键尺寸由栅极高度和宽度两个因素同时决定（平面器件而言，关键尺寸被概念为从源极到漏极的栅设计长度）。
请注意FinFET的关键尺寸是实际制造出来以后的长度和厚度，而非设计概念尺寸的，与平面晶体管不同。
Figure 1. FinFET 剖面图, 能够看到删节介质材料散布于Fin的的顶部和双侧，体硅结构。
FinFET的剖面图显示栅极材料散布于晶体管的双侧和顶部。
通常情形下，栅介质层会有很多层，咱们往往用一个等效的栅介质厚度（EOT）来进行表征，可是在图1中，为了简化问题，咱们只画了一层栅介质。
研究文献说明，目前制造出来的FinFET的栅极顶层介质材料仍是较厚的，栅极关于沟道的操纵要紧通过较为薄的栅侧壁，而不是通过栅极顶部。
因此，有人乃至通过这种厚薄不同制造出相互有必然独立性的多栅极FinFET器件，通过独立调控每一个栅极，以一个栅极作为电器的输入端，另外的栅极作为偏置端，来实现精准操纵栅极信号。
本系列的余下部份将会关注于三边（栅极顶和双侧侧墙）栅介质都很薄的情形下栅极特性的展现（Intel 公司在最近的IvyBridge产品说明中，把这种结构叫做Tri-Gate）。
由于加倍复杂的工艺制造和更高的生产本钱， FinFET尽管有着独特的优势特性，可是在短时间内，还可不能取代一般栅极晶体管进入大规模量产时期。
除栅极本身之外，另外一个在制造上的转变是咱们需要制作一个SOI的衬底（图中所示为体硅）。
尽管很多制造出来的产品已经充分表现了SOI和体硅器件的不同，本系列的讨论仍是要紧关注于体硅FinFET。
finfet工艺技术FinFET工艺技术是一种新型的半导体器件制造技术，由于其优秀的电性能和低功耗特性，已经在现代集成电路制造中得到广泛应用。
FinFET，全称双栅氧化物半导体场效应晶体管（Double-Gate Metal-Oxide-Semiconductor Field-Effect Transistor），是一种三维晶体管结构。
相比于传统的平面型MOSFET晶体管结构，FinFET具有更大的通道控制能力和更小的漏电流。
FinFET工艺技术的核心是通过纳米技术制造出类似于鳍状的硅通道结构，增加了晶体管通道的表面积，从而提高了电流的传输能力。
同时，FinFET结构中的两个控制栅极也能够更好地控制通道中电子的运动，提高晶体管的开关速度和控制性能。
FinFET技术的制造过程非常复杂，主要包括以下几个步骤：1. 通道制备：通过化学气相沉积（CVD）等方法，在硅片表面沉积一层绝缘材料，然后利用光刻和蚀刻技术形成鳍状通道。
2. 栅极制备：通过光刻和蚀刻技术，将金属材料制作成FinFET结构中的两个控制栅极。
3. 绝缘层制备：通过化学气相沉积等方法，在通道和栅极之间形成一层绝缘层，以避免不必要的电流泄漏。
4. 接触制备：通过光刻和蚀刻技术，在通道中制作出与栅极相连的电流引出接触。
FinFET技术相比于传统的CMOS技术具有许多优势。
首先，FinFET结构在相同电流和电压条件下，具有更低的漏电流，从而降低了功耗。
其次，FinFET结构能够更好地抑制电子的隧穿效应，提高晶体管的开关速度和稳定性。
此外，FinFET 结构还能够有效地降低晶体管的互连电容，提高了器件之间的隔离性能。
随着半导体技术的不断发展，FinFET工艺技术已经成为了晶体管制造的主流技术。
许多知名公司和研究机构都在积极探索和研究FinFET技术，努力实现器件尺寸的进一步缩小和性能的进一步提升。
相信在不久的将来，FinFET技术将在各种领域广泛应用，为电子产品的发展提供更好的技术支持。
FinFETFinFET简介FinFET称为鳍式场效晶体管(FinField-EffectTransistor；FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。
闸长已可小于25奈米。
该项技术的发明人是加州大学伯克利分校的胡正明教授。
Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性。
发明人该项技术的发明人是加州大学伯克利分校的胡正明（ChenmingHu）教授[1]。
胡正明教授1968年在台湾国立大学获电子工程学士学位，1970年和1973年在伯克利大学获得电子工程与计算机科学硕士和博士学位。
现为美国工程院院士。
2000年凭借FinFET获得美国国防部高级研究项目局最杰出技术成就奖（DARPAMostOutstandingTechnicalAccomplishmentAward）。
他研究的BSIM模型已成为晶体管模型的唯一国际标准，培养了100多名学生，许多学生已经成为这个领域的大牛，曾获Berkeley的最高教学奖；于2001~2004年担任台积电的CTO。
英特尔公布的FinFET的电子显微镜照片工作原理FinFET闸长已可小于25纳米，未来预期可以进一步缩小至9纳米，约是人类头发宽度的1万分之1。
由于在这种导体技术上的突破，未来芯片设计人员可望能够将超级计算机设计成只有指甲般大小。
FinFET源自于传统标准的晶体管—场效晶体管(Field-EffectTransistor；FET)的一项创新设计。
在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。
在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。
这种设计可以大幅改善电路控制并减少漏电流(leakage)，也可以大幅缩短晶体管的闸长。
[2]发展状态在2011年初，英特尔公司推出了商业化的FinFET，使用在其22纳米节点的工艺上[3]。
FinFETFinFET简介FinFET称为鳍式场效晶体管(FinField-EffectTransistor；FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。
闸长已可小于25奈米。
该项技术的发明人是加州大学伯克利分校的胡正明教授。
Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性。
发明人该项技术的发明人是加州大学伯克利分校的胡正明（ChenmingHu）教授[1]。
胡正明教授1968年在台湾国立大学获电子工程学士学位，1970年和1973年在伯克利大学获得电子工程与计算机科学硕士和博士学位。
现为美国工程院院士。
2000年凭借FinFET获得美国国防部高级研究项目局最杰出技术成就奖（DARPAMostOutstandingTechnicalAccomplishmentAward）。
他研究的BSIM模型已成为晶体管模型的唯一国际标准，培养了100多名学生，许多学生已经成为这个领域的大牛，曾获Berkeley的最高教学奖；于2001~2004年担任台积电的CTO。
英特尔公布的FinFET的电子显微镜照片工作原理FinFET闸长已可小于25纳米，未来预期可以进一步缩小至9纳米，约是人类头发宽度的1万分之1。
由于在这种导体技术上的突破，未来芯片设计人员可望能够将超级计算机设计成只有指甲般大小。
FinFET源自于传统标准的晶体管—场效晶体管(Field-EffectTransistor；FET)的一项创新设计。
在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。
在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。
这种设计可以大幅改善电路控制并减少漏电流(leakage)，也可以大幅缩短晶体管的闸长。
[2]发展状态在2011年初，英特尔公司推出了商业化的FinFET，使用在其22纳米节点的工艺上[3]。
基于体硅衬底的栅全环绕FinFET工艺流程步骤包括以下几步：1. 硅衬底制备：采用适当的衬底材料，如硅片，进行表面处理和清洗，确保表面的洁净度和平整度。
2. 淀积SiO2和Si3N4作为硬掩膜版：在硅衬底上依次淀积SiO2和Si3N4材料，形成硬掩膜版，作为后续工艺的模板。
3. 淀积多晶硅辅助层：在硬掩膜版上淀积多晶硅材料，作为FinFET的源、漏极。
4. 通过光刻和刻蚀形成硬掩膜版辅助层：利用光刻和刻蚀技术，将多晶硅辅助层形成特定的图形，进一步形成FinFET的栅极。
5. 淀积SiO2：通过控制淀积时间来控制SiO2的厚度，从而控制Fin的宽度Wfin。
6. 刻蚀SiO2形成侧墙，Si3N4作为停止层：利用刻蚀技术将SiO2形成侧墙结构，同时利用Si3N4作为刻蚀的停止层。
7. 去除多晶硅辅助层：在完成侧墙结构后，去除多晶硅辅助层。
8. 利用SiO2作为硬掩膜版，刻蚀形成有源区：利用SiO2作为硬掩膜版，通过刻蚀技术形成有源区，并暴露出硅表面。
9. 去除SiO2：在形成有源区后，去除SiO2硬掩膜版。
10. 利用HDP CVD淀积SiO2，并通过CMP平坦化，Si3N4作为停止层：利用高密度等离子体化学气相淀积技术（HDP CVD）淀积SiO2并进行平坦化处理，同时利用Si3N4作为刻蚀的停止层。
11. SiO2回刻，有源区凸出SiO2表面，通过控制回刻的时间去控制Fin的高度：通过回刻技术将有源区凸出SiO2表面，并控制回刻时间以控制FinFET的高度。
12. 去除Si3N4：在完成回刻后，去除Si3N4硬掩膜版。
13. 淀积SiO2和Si3N4作为硬掩膜版和阱离子注入的阻挡层：再次淀积SiO2和Si3N4材料，形成硬掩膜版和用于离子注入的阻挡层。
14. 通过光刻和刻蚀去除底部的Si3N4：利用光刻和刻蚀技术去除底部的Si3N4材料。
15. 去掉SiO2：在完成光刻和刻蚀后，去除SiO2材料。
finfe工艺技术FinFET (Fin Field-Effect Transistor)工艺技术是一项先进的半导体制造技术，用于制造更小、更高性能的晶体管。
它是在传统MOSFET（金属-氧化物-半导体场效应晶体管）技术的基础上发展而来的。
FinFET工艺技术的核心是在晶体管结构中引入一个大于通道厚度的纵向薄翼（Fin）结构。
这个Fin结构被用作晶体管的通道，可控制电流的流动。
与传统的平面MOSFET相比，FinFET技术能够提供更好的电流控制和更小的电流泄漏，从而显著提高晶体管的性能。
FinFET技术具有以下几个主要优势：首先，FinFET技术可以实现更小的晶体管尺寸。
由于FinFET具有纵向Fin结构，可以缩小晶体管的长度，从而实现更高的密度集成。
这使得在同样的芯片面积上可以容纳更多的晶体管，提高了处理器的性能。
其次，FinFET技术具有更低的电流泄漏。
由于FinFET具有较好的电流控制能力，可以大大减少电流泄露的问题。
这意味着在待机状态下，晶体管的功耗更低，降低了芯片的能耗。
再次，FinFET技术提高了处理器的性能。
FinFET结构的引入可以提供更好的电流控制，并减小了电流变化对通道区域的影响。
这使得晶体管可以更快地切换，提高了处理器的性能，降低了功耗。
此外，FinFET技术还具有更好的抗干扰能力。
由于FinFET提供了更好的电流控制，可以减少由于电流变化导致的干扰。
这使得处理器在高频率运行时更稳定可靠。
然而，FinFET技术也面临一些挑战。
首先，制造FinFET需要更复杂的制造工艺，包括多次刻蚀和沉积步骤。
这增加了制造的复杂性和成本。
其次，由于FinFET的结构非常小，制造中的偏差和变化更加敏感。
制造过程的误差可能会导致晶体管不稳定或损坏。
总体来说，FinFET工艺技术是一项重要的半导体制造技术，为现代芯片的性能提升和能耗降低提供了重要支持。
通过更好的电流控制和更小的电流泄漏，FinFET可以实现更小、更高性能的晶体管。
finfet mosfet工作原理FinFET（Fin Field Effect Transistor）是一种新型的金属氧化物半导体场效应晶体管（MOSFET），它通过改变晶体管的结构，使得器件在性能和功耗方面有了显著的提升。
FinFET MOSFET工作原理是指FinFET器件在工作时所遵循的基本原理和机制。
FinFET的工作原理与传统的MOSFET有所不同。
在传统的MOSFET中，电流的流动主要是通过控制栅极电压来改变沟道电阻，从而控制电流的大小。
而在FinFET中，电流的流动是通过控制栅极电压来改变沟道电子的浓度，从而控制电流的大小。
FinFET的基本结构是由多层绝缘体和金属层构成的。
其中，绝缘体层用于隔离栅极和沟道，金属层则用于控制栅极电压。
沟道的形状类似于鱼鳍，因此被称为Fin，它的形状和尺寸会对器件的性能产生重要影响。
当栅极电压施加在FinFET上时，栅极电场会影响沟道中的电子浓度。
在低栅极电压下，电子浓度较低，电子很难穿过沟道。
而在高栅极电压下，电子浓度增加，电子更容易穿过沟道。
这样，通过改变栅极电压的大小，就可以控制电流的大小。
FinFET的另一个重要特点是具有较低的漏电流。
在传统的MOSFET 中，漏电流主要是由于沟道电阻引起的。
而在FinFET中，由于沟道的形状和结构的优化，漏电流大大降低。
这不仅可以提高器件的性能，还可以减少能量的损耗。
FinFET还具有较高的开关速度和较低的功耗。
由于FinFET的沟道长度更短，电子在沟道中的移动速度更快，因此开关速度更高。
而且，FinFET的功耗也较低，因为它可以在较低的电压下实现相同的电流输出。
总的来说，FinFET MOSFET的工作原理是通过改变栅极电压来控制沟道电子浓度，从而控制电流的大小。
它具有较低的漏电流、较高的开关速度和较低的功耗等优点，因此在集成电路领域有着广泛的应用前景。
随着技术的不断进步，FinFET将会进一步发展，为电子设备的性能提升和能量消耗的降低做出更大的贡献。
finfet mosfet工作原理FinFET MOSFET是一种三维晶体管结构，它在现代集成电路中被广泛应用。
它的工作原理是通过改变传统晶体管的结构，以提高性能和功耗效率。
FinFET MOSFET的工作原理可以分为两个主要方面：结构和操作。
首先，让我们来看看它的结构。
FinFET MOSFET具有三个主要部分：源极，漏极和栅极。
栅极位于源极和漏极之间，并通过栅极绝缘层与二者隔开。
在栅极下方，有一个非常薄的“鳍”结构，它是高度掺杂的硅材料，也被称为通道。
当FinFET MOSFET处于关闭状态时，栅极电压低于临界电压。
在这种情况下，通道区域的载流子被吸引到源极或漏极，从而阻止电流通过。
当栅极电压高于临界电压时，晶体管处于开启状态，电流可以自由地流过。
FinFET MOSFET的操作原理是利用栅极电压的变化来控制通道区域的电流。
当栅极电压低于临界电压时，通道区域的电流非常小，因此晶体管处于关闭状态。
当栅极电压高于临界电压时，通道区域的电流增加，晶体管开始导通。
通过调整栅极电压的大小，可以控制晶体管的导通程度，从而改变电流的大小。
FinFET MOSFET相比传统的晶体管具有许多优势。
首先，由于FinFET MOSFET具有更大的通道表面积，所以可以容纳更多的载流子，从而提高了电流的传输能力。
其次，FinFET MOSFET的结构可以减少电流的漏失，从而提高了功耗效率。
此外，FinFET MOSFET 在尺寸缩小的同时，仍然具有较低的漏电流，这对于集成电路的稳定性和可靠性非常重要。
总结一下，FinFET MOSFET是一种通过结构和操作原理来改善传统晶体管性能的创新技术。
它的结构包括源极、漏极和栅极，通过调整栅极电压来控制电流的传输。
与传统晶体管相比，它具有更大的通道表面积、更高的功耗效率和更低的漏电流。
FinFET MOSFET的应用广泛，可以在各种电子设备中发挥重要作用，如手机、计算机和汽车等。
finfet工作原理FinFET工作原理。
FinFET（Fin Field-Effect Transistor）是一种三维晶体管结构，它是一种改进型的MOSFET（金属-氧化物-半导体场效应晶体管），可以在集成电路中实现更好的性能和功耗效率。
在FinFET的结构中，栅极控制区域被放置在两个细长的“鳍”上，这种设计可以有效地控制电流流动，提高晶体管的性能。
下面我们将详细介绍FinFET的工作原理。
首先，FinFET的工作原理基于栅极对源漏区的控制。
当栅极施加电压时，它会形成电场，这个电场会影响源漏区的电荷分布，从而控制电流的流动。
由于FinFET的结构中有两个鳍，因此可以更有效地控制电流，提高晶体管的开关速度和功耗效率。
其次，FinFET的三维结构也是其工作原理的关键。
与传统的平面MOSFET相比，FinFET的三维结构可以提供更大的通道长度，从而减小了漏电流的问题。
此外，FinFET还可以实现更好的电子掺杂效果，提高了晶体管的性能。
另外，FinFET还具有优异的抑制短沟道效应的特点。
由于FinFET的结构可以有效地控制电场分布，因此可以减小短沟道效应对晶体管性能的影响。
这使得FinFET在集成电路中可以实现更小的尺寸，从而提高了集成度和性能。
最后，FinFET的工作原理还与材料和制造工艺密切相关。
FinFET需要采用先进的工艺技术来实现其复杂的三维结构，同时还需要优质的半导体材料来保证其性能。
因此，FinFET的工作原理也受到材料和工艺的限制，需要在这些方面不断进行创新和改进。
总之，FinFET作为一种新型的三维晶体管结构，其工作原理基于栅极对源漏区的控制，利用三维结构和优异的抑制短沟道效应的特点，可以实现更好的性能和功耗效率。
同时，FinFET的工作原理还与材料和制造工艺密切相关，需要不断进行创新和改进。
相信随着技术的不断发展，FinFET将在集成电路中发挥越来越重要的作用。
finfet器件的工作原理
FinFET器件是一种新型的三维晶体管结构，它的工作原理与传统的晶体管有很大的不同。
FinFET器件的名称来源于其外形，它的结构类似于一个立方体，其中心部分是一条非常薄的“鱼鳍状”结构，这条结构被称为“Fin”，因此得名FinFET。
FinFET器件的工作原理可以简单地概括为：通过控制Fin的电场，来控制电流的流动。
FinFET器件的Fin是由两种不同类型的半导体材料组成的，这两种材料的导电性质不同，因此在Fin的两侧形成了两个不同的电场。
当外界施加一个电压时，这个电场会影响Fin内部的电子，从而控制电流的流动。
具体来说，FinFET器件的工作原理可以分为以下几个步骤：
1. 电子注入：当FinFET器件的栅极电压为高电平时，会在Fin的两侧形成一个电子注入区域。
在这个区域内，电子会被注入到Fin中，形成一个电子通道。
2. 电子传输：当FinFET器件的栅极电压为低电平时，会在Fin的两侧形成一个电子传输区域。
在这个区域内，电子会从Fin中传输出来，形成一个电流。
3. 电子控制：当FinFET器件的栅极电压为中间电平时，会在Fin的两侧形成一个电子控制区域。
在这个区域内，电子的运动会受到栅极电场的控制，从而控制电流的流动。
总的来说，FinFET器件的工作原理是通过控制Fin内部的电子运动来控制电流的流动。
这种结构可以提高晶体管的性能，使其具有更高的开关速度和更低的功耗。
因此，FinFET器件被广泛应用于各种电子设备中，包括智能手机、平板电脑、笔记本电脑等。
可控硅(SCR: Silicon Controlled Rectifier)是可控硅整流器的简称。
可控硅有单向、双向、可关断和光控几种类型。
它具有体积小、重量轻、效率高、寿命长、控制方便等优点，被广泛用于可控整流、调压、逆变以及无触点开关等各种自动控制和大功率的电能转换的场合。
折叠单向可控硅单向可控硅是一种可控整流电子元件，能在外部控制信号作用下由关断变为导通，但一旦导通，外部信号就无法使其关断，只能靠去除负载或降低其两端电压使其关断。
单向可控硅是由三个PN结PNPN组成的四层三端半导体器件，与具有一个PN结的二极管相比，单向可控硅正向导通受控制极电流控制;与具有两个PN结的三极管相比，差别在于可控硅对控制极电流没有放大作用。
折叠双向可控硅双向可控硅具有两个方向轮流导通、关断的特性。
双向可控硅实质上是两个反并联的单向可控硅，是由NPNPN五层半导体形成四个PN结构成、有三个电极的半导体器件。
由于主电极的构造是对称的(都从N层引出)，所以它的电极不像单向可控硅那样分别叫阳极和阴极，而是把与控制极相近的叫做第一电极A1，另一个叫做第二电极A2。
双向可控硅的主要缺点是承受电压上升率的能力较低。
这是因为双向可控硅在一个方向导通结束时，硅片在各层中的载流子还没有回到截止状态的位置，必须采取相应的保护措施。
双向可控硅元件主要用于交流控制电路，如温度控制、灯光控制、防爆交流开关以及直流电机调速和换向等电路。
如图２所示的ＳＣＲ结构图，可以看到，传统的ＳＣＲ结构就是在Ｎ－ｗｅｌｌ／Ｐ－ｗｅｌｌ的二极管结构中加入Ｎ＋和Ｐ＋的注入区形成的。
传统ＳＣＲ的特性曲线如图４所示，可以发现，引入的Ｎ＋和Ｐ＋注入区形成了ＳＣＲ的负阻特性。
由此，传统ＳＣＲ结构具备了小的导通电阻和很好的电流泄放能力，使其非常适合用于ＥＳＤ保护领域。
然而，由于其严重的负阻特性带来的非常严重的闩锁效应，限制了其应用的范围。
现代集成电路达到纳米尺度，得益于半导体工艺制程的进步，传统平面MOS 器件的技术极限开始显现：当器件栅长Lg 小于50 nm 时，短沟道效应（SCEs）不可忽略。
为抑制短沟道效应，文献[1-3]给出以下应对措施：通过调整器件沟道掺杂浓度或采用不同金属制成栅极等措施以有效改变阈值电压；采用高介电常数（高k）材料（如HfO2，ZrO2等）替代传统栅氧化层介质材料（SiO2）以获得在同等有效氧化层厚度（EOT）下更小的栅极漏电流。
虽然以上措施能在一定程度上减缓短沟道效应，但随着器件尺寸直逼量子级别，上述方法不能有效提升栅控能力。
此后，美国加州大学Berkeley分校胡振明教授及其团队率先提出的鳍式场效应管（FinFET）将原本仅通过单个栅极控制的平面结构改为多个栅极控制的三维立体结构，增大栅极控制面积，提升栅极控制力，从而进一步抑制小尺寸器件中的短沟道效应。
基于此思想，DighHisamoto 等人[4] 提出自对准双栅UTB MOSFET（超薄体场效应管）结构，该结构以Si0.4Ge0.6 作为栅极材料适用于20 nm 节点以下；Bin Yu 等人[5]给出一种适用于栅极长度及鱼鳍宽度分别缩减至10 nm 及12 nm 时的双栅FinFET 制程；Ji - Woon Yang 等人[6]提出轻掺杂三栅FinFET 拥有较强的短沟道抑制能力且几乎无须考虑拐角效应；AngadaB. Sachid 等人[7]提出用高介电常数材料HfO2（high-K）替代低介电常数材料SiO2（low-K）作为栅极与源漏端阻挡层（spacer）可明显优化P 型FinFET 性能参数。
MOSFET的栅极材料理论上MOSFET的栅极应该尽可能选择电性良好的导体，多晶硅在经过重掺杂之后的导电性可以用在MOSFET的栅极上，但是并非完美的选择。
MOSFET使用多晶硅作为的理由如下：⒈MOSFET的临界电压（threshold voltage）主要由栅极与通道材料的功函数（work function）之间的差异来决定，而因为多晶硅本质上是半导体，所以可以藉由掺杂不同极性的杂质来改变其功函数。
更重要的是，因为多晶硅和底下作为通道的硅之间能隙（bandgap）相同，因此在降低PMOS或是NMOS的临界电压时可以藉由直接调整多晶硅的功函数来达成需求。
反过来说，金属材料的功函数并不像半导体那么易于改变，如此一来要降低MOSFET的临界电压就变得比较困难。
而且如果想要同时降低PMOS和NMOS的临界电压，将需要两种不同的金属分别做其栅极材料，对于制程又是一个很大的变量。
⒉硅—二氧化硅接面经过多年的研究，已经证实这两种材料之间的缺陷（defect）是相对而言比较少的。
反之，金属—绝缘体接面的缺陷多，容易在两者之间形成很多表面能阶，大为影响元件的特性。
⒊多晶硅的融点比大多数的金属高，而在现代的半导体制程中习惯在高温下沉积栅极材料以增进元件效能。
金属的融点低，将会影响制程所能使用的温度上限。
不过多晶硅虽然在过去二十年是制造MOSFET栅极的标准，但也有若干缺点使得未来仍然有部份MOSFET可能使用金属栅极，这些缺点如下：⒈多晶硅导电性不如金属，限制了讯号传递的速度。
虽然可以利用掺杂的方式改善其导电性，但成效仍然有限。
有些融点比较高的金属材料如：钨（Tungsten）、钛（Titanium）、钴（Cobalt）或是镍（Nickel）被用来和多晶硅制成合金。
这类混合材料通常称为金属硅化物（silicide）。
加上了金属硅化物的多晶硅栅极有著比较好的导电特性，而且又能够耐受高温制程。
此外因为金属硅化物的位置是在栅极表面，离通道区较远，所以也不会对MOSFET的临界电压造成太大影响。
在栅极、源极与漏极都镀上金属硅化物的制程称为“自我对准金属硅化物制程”（Self-Aligned Silicide），通常简称salicide制程。
⒉当MOSFET的尺寸缩的非常小、栅极氧化层也变得非常薄时，例如现在的制程可以把氧化层缩到一纳米左右的厚度，一种过去没有发现的现象也随之产生，这种现象称为“多晶硅耗尽”。
当MOSFET的反转层形成时，有多晶硅耗尽现象的MOSFET栅极多晶硅靠近氧化层处，会出现一个耗尽层（depletion layer），影响MOSFET导通的特性。
要解决这种问题，金属栅极是最好的方案。
目前可行的材料包括钽（Tantalum）、钨、氮化钽（Tantalum Nitride），或是氮化钛（Titalium Nitride）。
这些金属栅极通常和高介电常数物质形成的氧化层一起构成MOS电容。
另外一种解决方案是将多晶硅完全的合金化，称为FUSI（FUlly-SIlicide polysilicon gate）制程。
栅极材料的革命(Gate Electrode)半导体制程技术的发展最为曲折离奇的故事应该算是栅极了，从MOSFET (Metal Oxide Semiconductor)的第一个字母我们就知道曾经的曾经这个栅极材料还是Metal Gate呢，可是现在8寸的主流又是Poly Gate了，到了12寸的45nm以下又还原到Metal Gate了，真正上演了佛家的前世轮回因缘理论。
今天，我们就来讲讲栅极氧化层以及栅极材料的革命发展史，以及其中遇到的问题都是什么？上个世纪70年代，MOSFET (MOS场效应晶体管)刚出来的时候结构非常简单，我十年前有幸做过2.25um的Metal Gate，工艺流程就是N/P WELL、N+/P+_S/D、GOX、CONT、METAL1、Passivation就结束了。
简单吧！但是这个Vt真心不好做，比现在的Buried Channel的PMOS还难做，主要涉及低温沉积AlSiCu否则很容易引入Surface Charge (Qss)。
而且对于Metal Etch的Power、RF要求非常高，Metal蚀刻之后还要有一步soft Etch，否则无法去除Metal Etch留下的Si residue (6寸时代因为Al穿刺问题，Target里面是含有1%的Si的)。
看flow的顺序就可以看出它是先做N+和P+的Source/Drain并退火激活，再去做Metal1的Gate，所以Metal1要确保能够接触Source/Drain，就必须留够Overlay （rule规定为0.5um)。
但是这样的Overlay在性能上是无法接受的，太浪费面积而且Overlay电容太大，GIDL(Gate Induced Drain Leakage)漏电也会很大。
所以后来发展到先做Gate再做Source/Drain，这样就可以自对准了，但是问题又来了，Source/Drain的掺杂必须要经过800C以上的高温激活，这Metal Gate的AlSiCu就没法承受了(熔点450C)，所以不得不寻求新的Gate Material，也就是我们现在用的Poly Gate。
（2um以前的时代都是Metal Gate，1.5um以下的时代都是Poly Gate了)。
而Poly Gate本身也是一波三折，最早用PolyGate的时候Poly都是Doped Poly (540~560C)，直接在deposition的时候in-situ通入了PH3掺杂，或者后面用POCl3掺杂，一直持续到8寸的0.35um CMOS时代。
但是这种Poly的问题是什么？由于掺杂可以改变半导体的功函数(work function)，通常N-Si和P-Si的功函数差0.5~0.7V，而我们的Poly是N-Poly，它和PWELL的功函数以及与NWELL的功函数差约0.6V，虽然可以通过Vt_imp来拉平，而这个VT_IMP需要打入Boron来抵偿。
但是这样的问题会导致埋沟器件(buried channel PMOS, BC-PMOS)，机理是因为打入的Boron使的它与NWELL形成了一个一定深度的PN结，而这个PN结导致了电场最小的位置发生了变化，由原来的沟道表面(Near GOX)转移到PN结处，而这样带来的问题是该PMOS的在电势最小的PN 结处容易发生源漏的空穴注入导致空穴载流子迁移率增加的问题(15% higher)，因为沟道里面不是原来的N型而是轻微掺杂的P型，所以从源漏极与沟道的PN结隔离壁垒就减弱了，所以发生了空穴注入效应导致Vt降低，俗称Vt Roll-off。
而BC-PMOS的Vt roll-off更敏感，以前的做法是故意把PMOS做大一点，但浪费空间，所以后来都是靠process去control Vt variation，这就是为什么我们都在complain 0.35um的PMOS Vt比较难做。
(那些不懂事的老板或者PE 们总说0.35um Vt的sigma还比0.18um的差，你们怎么做的？只能嗤之以鼻，不想对牛弹琴了)再回来讨论Poly gate吧，刚刚讲的如果直接在poly gate沉积的时候掺入N+，这样PMOS就比较难做了，尤其到了0.25um已经无法接受了，所以后来人们直接把doping拿掉了(温度还是540~560C, Amorphos poly)，靠源漏注入(S/D_IMP)来顺便给Gate掺杂了，这样的话NMOS的Gate就是N-poly了，PMOS的Gate就是P-Poly了(也叫双Gate，或dual gate electrode)，本身就消除了功函数差异带来的Vt差异了。
