中职教育-电子技术与数字电路(北大第二版)课件：11.32 MAX+Plus II.ppt
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《中职数字电路教案》课件
《中职数字电路教案》PPT课件第一章：数字电路概述1.1 数字电路的概念介绍数字电路的定义和特点解释数字电路与模拟电路的区别1.2 数字电路的组成部分介绍数字电路的基本组成部分，如逻辑门、触发器、计数器等解释各部分的作用和重要性1.3 数字电路的应用领域探讨数字电路在现代科技领域中的应用，如计算机、通信、家电等第二章：逻辑门电路2.1 逻辑门的基本概念介绍逻辑门电路的定义和作用解释逻辑门电路的分类和特点2.2 常见逻辑门电路介绍与门、或门、非门、异或门等常见逻辑门电路的原理和真值表给出逻辑门电路的符号和示意图2.3 逻辑门电路的应用探讨逻辑门电路在数字电路中的应用实例，如编码器、译码器等第三章：组合逻辑电路3.1 组合逻辑电路的概念介绍组合逻辑电路的定义和特点解释组合逻辑电路的分类和应用3.2 常见组合逻辑电路介绍编码器、译码器、多路选择器等常见组合逻辑电路的原理和真值表给出组合逻辑电路的符号和示意图3.3 组合逻辑电路的设计方法介绍组合逻辑电路的设计方法和步骤给出组合逻辑电路设计的实例第四章：时序逻辑电路4.1 时序逻辑电路的概念介绍时序逻辑电路的定义和特点解释时序逻辑电路与组合逻辑电路的区别4.2 常见时序逻辑电路介绍触发器、计数器、寄存器等常见时序逻辑电路的原理和真值表给出时序逻辑电路的符号和示意图4.3 时序逻辑电路的设计方法介绍时序逻辑电路的设计方法和步骤给出时序逻辑电路设计的实例第五章：数字电路仿真与实验5.1 数字电路仿真软件介绍介绍常见的数字电路仿真软件，如Multisim、Proteus等解释仿真软件的作用和重要性5.2 数字电路实验步骤与方法介绍数字电路实验的步骤和方法给出数字电路实验的实例5.3 数字电路实验注意事项讨论数字电路实验中的注意事项，如安全、设备使用等第六章：数字电路设计实例6.1 数字电路设计流程介绍数字电路设计的基本流程，包括需求分析、逻辑设计、电路设计、仿真与测试等阶段。
中职教育-电子技术与数字电路(北大第二版)课件：3.2 放大电路中的负反馈.ppt
放大电路中的负反馈
3.2.1反馈的基本概念
1. 负反馈放大器框图
把放大电路的输出信号（电压或电流）的一部分或大部分， 通过某种电路（称为反馈电路）送回输入端，从而影响输 入信号的过程称为反馈。反馈到输入端的信号称为反馈信 号。
根据反馈信号是增强还是减弱输入信号，反馈又分为正反 馈和负反馈两大类。具体而言，如果反馈信号对输入信号 起增强作用，则称为正反馈；如果反馈信号对输入信号起 消弱作用，则称为负反馈。
比较环节实现外部输入信号与反馈信号的叠加，以得到净 输入信号xd。
2. 反馈基本关系式
在图3.5中，基本放大电路的净输入为
xd=xi-xf 反馈系数F为反馈信号xf与输出信号xo的比值，即
F=xf/xo 无反馈的开环放大倍数或开环增益A是输出信号xo与净输
入信号xd的比值，即
A=xo/xd
有反馈的放大倍数Af称为闭环放大倍数或闭环增益，它是 输出信号xo与输入信号xi之比，即
Af=xo/xi
这样，可以得出反馈放大电路中的闭环放大倍数Af与开环 放大倍数A、反馈系数F之间的基本关系式为
Af=xo/xi=xo/(xd+xf)=xo/(xd+Fxo)
=(xo/xd)/(1+Fxo/xd)=A/(1+FA)
解 Af的相对变化量为dAf/Af=1/(1+AF)·[dA/A]=±5%，即在 开环放大倍数A变化±30%的情况下，闭环放大倍数Af只 变化了±5%，说明引入负反馈后使放大器的放大倍数稳 定性得到很大程度的改善。
2. 减小非线性失真
由于放大电路中存在晶体管、场效应管等非线性元件，所 以对于一个无负反馈的放大电路来说，即使设置了合适的 静态工作点，也会产生非线性失真。当输入信号为正弦波 时，输出信号很可能不是正弦波，比如产生了正半周大而 负半周小的失真信号，如图3.8所示。
3.2.1反馈的基本概念
1. 负反馈放大器框图
把放大电路的输出信号（电压或电流）的一部分或大部分， 通过某种电路（称为反馈电路）送回输入端，从而影响输 入信号的过程称为反馈。反馈到输入端的信号称为反馈信 号。
根据反馈信号是增强还是减弱输入信号，反馈又分为正反 馈和负反馈两大类。具体而言，如果反馈信号对输入信号 起增强作用，则称为正反馈；如果反馈信号对输入信号起 消弱作用，则称为负反馈。
比较环节实现外部输入信号与反馈信号的叠加，以得到净 输入信号xd。
2. 反馈基本关系式
在图3.5中，基本放大电路的净输入为
xd=xi-xf 反馈系数F为反馈信号xf与输出信号xo的比值，即
F=xf/xo 无反馈的开环放大倍数或开环增益A是输出信号xo与净输
入信号xd的比值，即
A=xo/xd
有反馈的放大倍数Af称为闭环放大倍数或闭环增益，它是 输出信号xo与输入信号xi之比，即
Af=xo/xi
这样，可以得出反馈放大电路中的闭环放大倍数Af与开环 放大倍数A、反馈系数F之间的基本关系式为
Af=xo/xi=xo/(xd+xf)=xo/(xd+Fxo)
=(xo/xd)/(1+Fxo/xd)=A/(1+FA)
解 Af的相对变化量为dAf/Af=1/(1+AF)·[dA/A]=±5%，即在 开环放大倍数A变化±30%的情况下，闭环放大倍数Af只 变化了±5%，说明引入负反馈后使放大器的放大倍数稳 定性得到很大程度的改善。
2. 减小非线性失真
由于放大电路中存在晶体管、场效应管等非线性元件，所 以对于一个无负反馈的放大电路来说，即使设置了合适的 静态工作点，也会产生非线性失真。当输入信号为正弦波 时，输出信号很可能不是正弦波，比如产生了正半周大而 负半周小的失真信号，如图3.8所示。
中职教育-电子技术与数字电路(北大第二版)课件：11.1 可编程逻辑器件(PLD)概述.ppt
随着技术的发展，包括CPLD(Complex Programmable Logic Device)和FPGA在内的复杂PLD器件迅速发展起来。
5. 现场可编程门阵列（FPGA）
1985年，XiLinx公司推出世界上第一片现场可编程门阵列 FPGA 。 它 是 一 种 新 型 高 密 度 的 PLD 器 件 ， 采 用 COMSSRAM工艺制作，其内部有许多独立的可编程逻辑模块 （CLB）组成，逻辑模块之间可以灵活地至连起来。
第11章 可编程逻辑器件及其开发工具
本章主要内容
(1) 可编程逻辑器件概述 (2) FPGA的工作原理与基本结构 (3) FPGA的设计与开发
11.1 可编程逻辑器件（PLD）概述
11.1.1 PLD的产生
传统的硬件电路设计方法一般是先选用标准通用集成电路 芯片，再由这些芯片“自下而上”地构成电路、子系统和 系统。
近年来发展起来的电子设计自动化EDA技术，采用“自上 而下”的设计方法来进行逻辑电路的设计。
在这种崭新的设计方法中，可以由用户对整个电路系统进 行方案设计和功能划分，系统地关键电路由一片或几片专 用集成电路ASIC构成。
ASIC的设计与制造，已不再完全由半导体厂家独立承担， 用户本身就可以在自己的实验室里设计出合适的ASIC器 件，并且可以立即投入实际使用之中。
加载的配置数据可以存储在片外的E2PROM或者计算机上， 设计人员可以控制加载过程，在现场修改器件的逻辑功能， 即所谓现场可编程。
11.1.3 PLD的主要特点
1. 高密度 2. 低功耗 3. 高速度 4. 高开发效率
各种PLD均有相应开发工具软件给予支持，电路设计人员 在很短的时间内就可以完成电路输入、编译、仿真、综合 和配置（编程），直至最后芯片的制作，从根本上改变了 传统的电子电路设计方法。
5. 现场可编程门阵列（FPGA）
1985年，XiLinx公司推出世界上第一片现场可编程门阵列 FPGA 。 它 是 一 种 新 型 高 密 度 的 PLD 器 件 ， 采 用 COMSSRAM工艺制作，其内部有许多独立的可编程逻辑模块 （CLB）组成，逻辑模块之间可以灵活地至连起来。
第11章 可编程逻辑器件及其开发工具
本章主要内容
(1) 可编程逻辑器件概述 (2) FPGA的工作原理与基本结构 (3) FPGA的设计与开发
11.1 可编程逻辑器件（PLD）概述
11.1.1 PLD的产生
传统的硬件电路设计方法一般是先选用标准通用集成电路 芯片，再由这些芯片“自下而上”地构成电路、子系统和 系统。
近年来发展起来的电子设计自动化EDA技术，采用“自上 而下”的设计方法来进行逻辑电路的设计。
在这种崭新的设计方法中，可以由用户对整个电路系统进 行方案设计和功能划分，系统地关键电路由一片或几片专 用集成电路ASIC构成。
ASIC的设计与制造，已不再完全由半导体厂家独立承担， 用户本身就可以在自己的实验室里设计出合适的ASIC器 件，并且可以立即投入实际使用之中。
加载的配置数据可以存储在片外的E2PROM或者计算机上， 设计人员可以控制加载过程，在现场修改器件的逻辑功能， 即所谓现场可编程。
11.1.3 PLD的主要特点
1. 高密度 2. 低功耗 3. 高速度 4. 高开发效率
各种PLD均有相应开发工具软件给予支持，电路设计人员 在很短的时间内就可以完成电路输入、编译、仿真、综合 和配置（编程），直至最后芯片的制作，从根本上改变了 传统的电子电路设计方法。
《中职数字电路教案》课件
《中职数字电路教案》PPT课件第一章：数字电路概述1.1 数字电路的定义与特点介绍数字电路的基本概念解释数字电路与模拟电路的区别强调数字电路在现代电子技术中的应用1.2 数字电路的基本元素介绍逻辑门、逻辑电路和逻辑函数的概念解释常见的逻辑门类型（与门、或门、非门等）强调逻辑门在数字电路设计中的重要性第二章：数字逻辑基础2.1 数字逻辑与逻辑函数介绍数字逻辑的基本概念解释逻辑函数的定义与分类强调逻辑函数在数字电路设计中的应用2.2 逻辑函数的化简与优化介绍逻辑函数化简的方法与步骤解释逻辑函数的最小项与最大项概念强调逻辑函数化简在提高数字电路性能中的作用第三章：组合逻辑电路3.1 组合逻辑电路的定义与特点介绍组合逻辑电路的基本概念解释组合逻辑电路的工作原理强调组合逻辑电路在数字系统中的应用3.2 常见组合逻辑电路的设计与分析介绍编码器、译码器、多路选择器等常见组合逻辑电路分析组合逻辑电路的功能与特点强调组合逻辑电路在实际应用中的重要性第四章：时序逻辑电路4.1 时序逻辑电路的定义与特点介绍时序逻辑电路的基本概念解释时序逻辑电路的工作原理强调时序逻辑电路在数字系统中的应用4.2 常见时序逻辑电路的设计与分析介绍触发器、计数器、寄存器等常见时序逻辑电路分析时序逻辑电路的功能与特点强调时序逻辑电路在实际应用中的重要性第五章：数字电路设计与仿真5.1 数字电路设计的基本步骤与方法介绍数字电路设计的基本流程解释需求分析、电路设计、仿真与测试等环节强调数字电路设计中的创新与实践能力5.2 数字电路仿真软件的应用介绍常用数字电路仿真软件（如Multisim、Proteus等）演示数字电路仿真实验的操作步骤与技巧强调数字电路仿真在实验教学与创新实践中的重要性第六章：数字电路与系统6.1 数字电路与系统的分类介绍微处理器、数字信号处理器、存储器等数字电路与系统的类型解释不同类型数字电路与系统在现代电子技术中的应用强调数字电路与系统在信息技术中的重要性6.2 数字电路与系统的性能评估介绍数字电路与系统的性能指标（如速度、功耗、面积等）解释如何评估数字电路与系统的性能强调性能评估在数字电路与系统设计与优化中的作用第七章：数字电路与系统的可靠性7.1 数字电路与系统的可靠性概念介绍可靠性的基本概念与重要性解释数字电路与系统的可靠性指标（如失效率、寿命等）强调提高数字电路与系统可靠性对保障系统稳定运行的意义7.2 提高数字电路与系统可靠性的方法介绍降低失效率、提高电路品质等提高可靠性的方法解释如何进行可靠性预测与测试强调可靠性管理在数字电路与系统生产与维护中的重要性第八章：数字电路与系统的测试与维护8.1 数字电路与系统的测试方法介绍数字电路与系统的测试目的与方法解释静态测试、动态测试等测试方法强调测试在确保数字电路与系统正常运行中的重要性8.2 数字电路与系统的维护与管理介绍日常维护、故障排查等维护与管理方法解释如何进行数字电路与系统的性能优化强调维护与管理在延长数字电路与系统寿命中的作用第九章：数字电路与系统的应用案例9.1 数字电路与系统在通信领域的应用介绍通信系统中数字电路与系统的作用与实例解释数字电路与系统在无线通信、光纤通信等领域的应用强调数字电路与系统在现代通信技术中的重要性9.2 数字电路与系统在其他领域的应用介绍数字电路与系统在工业控制、医疗设备等领域的应用解释数字电路与系统在提高生活质量与工作效率方面的作用强调数字电路与系统在信息化社会中的普及与影响力第十章：数字电路技术的未来发展10.1 数字电路技术的发展趋势介绍数字电路技术的最新发展趋势（如纳米技术、等）解释数字电路技术在未来信息技术发展中的关键作用强调持续关注与研究数字电路技术的重要性10.2 数字电路技术的创新与应用介绍国内外数字电路技术的创新成果与应用案例激发学生对数字电路技术研究的兴趣与热情强调学生在数字电路技术领域的创新与实践能力重点和难点解析1. 数字电路的基本概念与特点：理解数字电路与模拟电路的区别，以及数字电路在现代电子技术中的应用。
2024版年度(中职)电子技术基础与技能(电子信息类)教案
将数字信号转换为模拟信号， 权电阻网络型、倒T型电阻 包括解码和网络合成两个过 网络型等。 程。
在数据采集系统、数字控制 系统、通信系统等领域广泛 应用。
2024/2/2
26
06
通信原理与系统概述
2024/2/2
27
通信基本概念及系统组成
通信的定义
通过某种媒体或信道，将信息从一处传递到另一处的过程。
电容器
了解电容器的种类、符号、参数 及选用方法，理解其在电路中的 作用。
电感器
了解电感器的种类、符号、参数 及选用方法，理解其在电路中的 作用。
半导体器件
了解二极管、三极管等半导体器 件的结构、工作原理及在电路中
的应用。
11
03
基本电子技能操作
2024/2/2
12
常用仪器仪表使用
万用表
用于测量电压、电流和电阻等电 学量，掌握其基本操作和使用方
用。
20
反馈在放大电路中的应用
反馈的基本概念
介绍反馈的定义、分类以及反馈对放大电路性能的影响。
负反馈放大电路
阐述负反馈放大电路的工作原理、四种基本组态及其特点。
2024/2/2
负反馈对放大电路性能的影响
分析负反馈对放大电路的增益稳定性、输入输出电阻、失真度等方面的影响。
21
05
数字电子技术基础
2024/2/2
常见时序逻辑电路 计数器、寄存器、顺序脉冲发生器等。
25
A/D和D/A转换原理及应用
01
02
03
04
05
A/D转换原理
A/D转换器的类型 D/A转换原理
D/A转换器的类型 A/D和D/A转换 的应用
中职中专电子线路课件12
•解：(11101)2 =(1 24 + 1 23 + 1 22 + 0 21 + 1 20)10
•
= (16 + 8 + 4 + 0 + 1)10 = (29)10
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中职中专电子线路课件12
•2．十进制化为二进制 •方法：为 “除 2 取余倒记法” ； •[例 13.1.6] 把十进制数 37 转换为二进制数。
12.3 基本逻辑门电路
•12.3.1 关于逻辑电路的几个规定 •12.3.2 与门电路 •12.3.3 或门电路 •12.3.4 非门电路
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中职中专电子线路课件12
•各种逻辑门电路是组成数字电路的基本单元。 •基本的逻辑关系：与逻辑、或逻辑和非逻辑。
12.3.1 关于逻辑电路的几个规定
•• 用高电平、低电平来描述电位的高低。 •• 高低电平不是一个固定值，而是一个电平变化范围。
•• 单位用“V”表示。
•• 在集成逻辑门电路中规定： • 标准高电平 VSH —— 高电平的下限值； • 标准低电平 VSL —— 低电平的上限值。 • 应用时，高电平应大于或 等 于 VSH ； 低 电 平 应 小 于 或 等 于 VSL。
•2．与门电路
•A、B——输入端 ；Y——输出端。
•3．逻辑符号
PPT文档演板
中职中专电子线路课件12
•二、工作原理 •1．工作原理
•2．逻辑函数式 •Y = A B
•或 •或
•动画 与门电路
Y=A· B
Y=AB
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中职中专电子线路课件12
• 3．真值表
• 真值表——表明逻辑门电路输入端状态和输出端状态逻 辑对应关系的表。
中职教育-电子技术与数字电路(北大第二版)课件：1.3 双极型晶体管.ppt
基区与发射区之间的PN结称为发射结，基区与集电区之 间的PN结称为集电结。
晶体管符号中的箭头表示管内正向电流的方向。箭头 指向管外的为NPN管，箭头指向管内的为PNP管。
图1.21 晶体管结构示意图和图形符号
晶体管的结构在工艺上具有以下特点： （1）发射区进行重掺杂，以便于产生较多的载流子； （2）基区很薄且掺杂浓度低，有利于发射区载流子穿过
图1.25 晶体管输入特性曲线
从理论上说，对应于不同的UCE值，可做出一簇IB-UBE 关系曲线，但实际上，当UCE≥1V以后，集电结已反向 偏置，并且内电场已足够强，而基区又很薄，可以把从 发射区扩散到基区的电子中的绝大部分拉入集电区。此 时，只要UBE保持不变，即使UCE增加，IB也不会再有明 显的减小。
如图1.22所示为NPN型晶体管的电源接法:UBB是基极 电源，其极性使发射结处于正向偏置；UCC是集电极 电源，其极性使集电结处于反向偏置。
图1.22给出了晶体管内部载流子的运动情况以及各电 极电流分配示意图。
图1.22 晶体管内部载流子运动情况及电流分配示意图
1. 晶体管内部载流子的运动情况
基区到达集电区； （3）集电区轻掺杂，但面积大，以保证尽可能多地收集
到从发射区发出的载流子。
正是由于晶体管结构的上述特点，才使它产生了电流 控制和放大作用。
1.3.2 晶体管的电流控制作用
对信号进行放大是模拟电路的基本功能之一。晶体管 是放大电路的核心器件。
晶体管结构上的特点决定了它的电流放大作用的内部 条件，为了实现电流放大，还必须具备一定的外部条 件，这就是要使它的发射结处于正向偏置，集电结处 于反向偏置。
（3） 集电区收集电子
由于集电结反向偏置，它有利于该PN结两边半导体中 少子的运动（漂移运动），而对多子的扩散运动起阻 挡作用，即阻挡集电区的自由电子向基区扩散，但可 以将从发射区扩散到基区并到达集电区边缘的自由电 子拉入集电区，从而形成电流ICE，ICE是集电极电流 IC的主要成分。
晶体管符号中的箭头表示管内正向电流的方向。箭头 指向管外的为NPN管，箭头指向管内的为PNP管。
图1.21 晶体管结构示意图和图形符号
晶体管的结构在工艺上具有以下特点： （1）发射区进行重掺杂，以便于产生较多的载流子； （2）基区很薄且掺杂浓度低，有利于发射区载流子穿过
图1.25 晶体管输入特性曲线
从理论上说，对应于不同的UCE值，可做出一簇IB-UBE 关系曲线，但实际上，当UCE≥1V以后，集电结已反向 偏置，并且内电场已足够强，而基区又很薄，可以把从 发射区扩散到基区的电子中的绝大部分拉入集电区。此 时，只要UBE保持不变，即使UCE增加，IB也不会再有明 显的减小。
如图1.22所示为NPN型晶体管的电源接法:UBB是基极 电源，其极性使发射结处于正向偏置；UCC是集电极 电源，其极性使集电结处于反向偏置。
图1.22给出了晶体管内部载流子的运动情况以及各电 极电流分配示意图。
图1.22 晶体管内部载流子运动情况及电流分配示意图
1. 晶体管内部载流子的运动情况
基区到达集电区； （3）集电区轻掺杂，但面积大，以保证尽可能多地收集
到从发射区发出的载流子。
正是由于晶体管结构的上述特点，才使它产生了电流 控制和放大作用。
1.3.2 晶体管的电流控制作用
对信号进行放大是模拟电路的基本功能之一。晶体管 是放大电路的核心器件。
晶体管结构上的特点决定了它的电流放大作用的内部 条件，为了实现电流放大，还必须具备一定的外部条 件，这就是要使它的发射结处于正向偏置，集电结处 于反向偏置。
（3） 集电区收集电子
由于集电结反向偏置，它有利于该PN结两边半导体中 少子的运动（漂移运动），而对多子的扩散运动起阻 挡作用，即阻挡集电区的自由电子向基区扩散，但可 以将从发射区扩散到基区并到达集电区边缘的自由电 子拉入集电区，从而形成电流ICE，ICE是集电极电流 IC的主要成分。
中职教育-电子技术与数字电路(北大第二版)课件：2.7 多级放大电路.ppt
第2章 放大电路基础
2.7 多级放大电路
2.7.1多级放大电路的耦合方式
组成多级放大电路的每一个基本放大电路称为一级，级与 级之间的连接方式称为级间耦合。常见的级间耦合方式有 三种，即阻容耦合、变压器耦合和直接耦合。
1. 阻容耦合
在多级放大电路中，用电阻、电容进行耦合的方式称为阻 容耦合。如图2.20所示为两级阻容耦合放大电路，第一级 为共射极放大电路，第二级为共集极放大电路。
采用差分放大电路是抑制零点漂移的有效措施，这将在后 面的2.8节中具体介绍。
2.7.2 多级放大电路的性能分析
在多级放大电路中，前级的输出电压就是后级的输入电压， 一个n级放大电路的连接框图如图2.23所示。
由图可见，各级放大电路的输入输出关系为
Uo1=Ui2,Uo2=Ui3 , … ,Uo(n-1)=Uin
必须采取一定的措施来保证直接耦合放大电路既能有效传 递信号，又能使每一级有合适的静态工作点。
常用的一种办法是设法提高后级的发射极电位。例如在图 2.22中是利用T2的发射极电阻RE2上的压降来提高发射极 电位的。这样一方面能提高T1的集电极电位，增大其输 出电压的幅度，另一方面又能通过RE2的作用来稳定T2的 静态工作点。
n级放大电路的电压放大倍数为
Au=(Uo1/Ui1)·(Uo2/Ui2)·…·(Uon/Uin)
=Au1·Au2·的总电压放大倍数等于各单级电压放大倍数 的乘积。
图2.23 n级放大电路的连接框图
在分析和设计多级放大电路时，应把后一级的输入电阻作 为前一级的实际负载电阻来考虑。
只要输入信号频率足够高，耦合电容的容量足够大，前级 的输出信号就可以几乎没有衰减地传递到后级的输入端。
阻容耦合方式的缺点是低频特性差，不适于放大缓慢变化 的信号。
2.7 多级放大电路
2.7.1多级放大电路的耦合方式
组成多级放大电路的每一个基本放大电路称为一级，级与 级之间的连接方式称为级间耦合。常见的级间耦合方式有 三种，即阻容耦合、变压器耦合和直接耦合。
1. 阻容耦合
在多级放大电路中，用电阻、电容进行耦合的方式称为阻 容耦合。如图2.20所示为两级阻容耦合放大电路，第一级 为共射极放大电路，第二级为共集极放大电路。
采用差分放大电路是抑制零点漂移的有效措施，这将在后 面的2.8节中具体介绍。
2.7.2 多级放大电路的性能分析
在多级放大电路中，前级的输出电压就是后级的输入电压， 一个n级放大电路的连接框图如图2.23所示。
由图可见，各级放大电路的输入输出关系为
Uo1=Ui2,Uo2=Ui3 , … ,Uo(n-1)=Uin
必须采取一定的措施来保证直接耦合放大电路既能有效传 递信号，又能使每一级有合适的静态工作点。
常用的一种办法是设法提高后级的发射极电位。例如在图 2.22中是利用T2的发射极电阻RE2上的压降来提高发射极 电位的。这样一方面能提高T1的集电极电位，增大其输 出电压的幅度，另一方面又能通过RE2的作用来稳定T2的 静态工作点。
n级放大电路的电压放大倍数为
Au=(Uo1/Ui1)·(Uo2/Ui2)·…·(Uon/Uin)
=Au1·Au2·的总电压放大倍数等于各单级电压放大倍数 的乘积。
图2.23 n级放大电路的连接框图
在分析和设计多级放大电路时，应把后一级的输入电阻作 为前一级的实际负载电阻来考虑。
只要输入信号频率足够高，耦合电容的容量足够大，前级 的输出信号就可以几乎没有衰减地传递到后级的输入端。
阻容耦合方式的缺点是低频特性差，不适于放大缓慢变化 的信号。
中职数字电路教案PPT课件
它是现代数字系统特别是计算机中的重要组成部分。按
照所存内容的易失性，存储器可分为随机存取存储器
RAM和只读存储器ROM两类。
RAM由存储矩阵、地址译码器和读／写控制器三个 部分组成。对其任意一个地址单元均可实施读写操作。
RAM是一种时序电路，断电后所存储的数据消失。
08.08.2023
18
第十八页，共22页。
通常有原理图输入、硬件描述语言输入和波形输 入等多种方式。
⑶ 设计处理 从设计输入完成以后到编程文件产生的整个编译、 适配过程通常称为设计处理或设计实现。 由计算机自动完成，设计者只能通过设置参数来 控制其处理过程。
08.08.2023
8
第八页，共22页。
在编译过程中，编译软件对设计输入文件进行逻辑
此画出引脚分配图如图8-23所示。
08.08.2023
13
第十三页，共22页。
08.08.2023
图8-23 16位移位寄存器引脚分配图
14
第十四页，共22页。
⑵ 编写设计输入文件。 本例采用文本输入方式。根据移位寄存器设计要求， 编写VHDL源文件如下：
LIBRARY IEEE；
USE IEEE.STD LOGIC 1164.ALL；
ROM所存储的信息是固定的，不会因掉电而
消失。根据信息的写入方式可分为固定ROM、
PROM和EPROM。ROM属于组合逻辑电路。
当单片存贮器容量不够时，可用多片进行容量扩
展。
08.08.2023
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第十九页，共22页。
目前，可编程逻辑器件（PLD）的应用越来越 广泛，用户可以通过编程确定该类器件的逻辑功能。 在本章讨论过的几种PLD器件中，普通可编程逻辑器 件PAL和GAL结构简单，具有成本低、速度高等优点，
数字电子电路第二版电子课件第二章组合逻辑电路
组合逻辑电路设计的一般步骤，如图所示。
组合逻辑电路的设计步骤
首先，对实际问题进行分析，确定提出的问题中什么是输入变量、什么 是输出变量，并分析它们之间的逻辑关系，即把一个实际问题归纳为逻辑 问题。其次，合理地设置变量，列出真值表，然后由真值表写出逻辑表达 式，并根据所使用的逻辑门器件对表达式进行化简或变换。最后，根据化 简或变换后的逻辑表达式画出逻辑图。
77
§２—１ 组合逻辑电路基础知识 §２—２ 组合逻辑电路的分析和设计 §２—３ 编码器 §２—４ 译码器和显示器
§２—５ 数据选择器和分配器 §２—６ 加法器 §２—７ 数值比较器
§2—1 组合逻辑电路基础知识
80
第二章 组合逻辑电路
学习目标
1. 了解组合逻辑电路的一般分析方法和设计方法。 2. 了解编码器、译码器典型集成电路的引脚功能和使用方法。 3. 了解数码选择器、数据分配器、加法器的基本工作原理和应用。 4. 掌握半导体七段显示数码管的使用方法。 5. 能根据电路图安装表决器、数码显示器等组合逻辑电路。
99
第二章 组合逻辑电路
三变量的最小项及其编号
100
第二章 组合逻辑电路
将n个变量的逻辑函数的2n个最小项用小方格代表并按相邻规则排列， 所形成的图形称为最小项卡诺图，简称卡诺图。所谓相邻规则就是指相邻2 个最小项只有1个变量不同，其他变量都相同。
卡诺图 a)二变量b)三变量c)四变量
101
第二章 组合逻辑电路
2. 用卡诺图表示逻辑函数 先将逻辑函数化为与或表达式，然后在卡诺图中把每一个乘积项所包含 的最小项都填上1，其余的填上0（或不填），便可得到该逻辑函数的卡诺 图。 3. 用卡诺图化简逻辑函数 在卡诺图中每两个相邻的小方格所代表的最小项只有一个变量不同，如 果这两个小方格均填的是1，则可利用这个特点消去一个变量。依次类推： 4个标有1的相邻项可合并为一项，消去2个变量；8个标有1的相邻项可合并 为一项，消去3个变量。
组合逻辑电路的设计步骤
首先，对实际问题进行分析，确定提出的问题中什么是输入变量、什么 是输出变量，并分析它们之间的逻辑关系，即把一个实际问题归纳为逻辑 问题。其次，合理地设置变量，列出真值表，然后由真值表写出逻辑表达 式，并根据所使用的逻辑门器件对表达式进行化简或变换。最后，根据化 简或变换后的逻辑表达式画出逻辑图。
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§２—１ 组合逻辑电路基础知识 §２—２ 组合逻辑电路的分析和设计 §２—３ 编码器 §２—４ 译码器和显示器
§２—５ 数据选择器和分配器 §２—６ 加法器 §２—７ 数值比较器
§2—1 组合逻辑电路基础知识
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第二章 组合逻辑电路
学习目标
1. 了解组合逻辑电路的一般分析方法和设计方法。 2. 了解编码器、译码器典型集成电路的引脚功能和使用方法。 3. 了解数码选择器、数据分配器、加法器的基本工作原理和应用。 4. 掌握半导体七段显示数码管的使用方法。 5. 能根据电路图安装表决器、数码显示器等组合逻辑电路。
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第二章 组合逻辑电路
三变量的最小项及其编号
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第二章 组合逻辑电路
将n个变量的逻辑函数的2n个最小项用小方格代表并按相邻规则排列， 所形成的图形称为最小项卡诺图，简称卡诺图。所谓相邻规则就是指相邻2 个最小项只有1个变量不同，其他变量都相同。
卡诺图 a)二变量b)三变量c)四变量
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第二章 组合逻辑电路
2. 用卡诺图表示逻辑函数 先将逻辑函数化为与或表达式，然后在卡诺图中把每一个乘积项所包含 的最小项都填上1，其余的填上0（或不填），便可得到该逻辑函数的卡诺 图。 3. 用卡诺图化简逻辑函数 在卡诺图中每两个相邻的小方格所代表的最小项只有一个变量不同，如 果这两个小方格均填的是1，则可利用这个特点消去一个变量。依次类推： 4个标有1的相邻项可合并为一项，消去2个变量；8个标有1的相邻项可合并 为一项，消去3个变量。
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其中Prim库、mf库和edif库中的元器件是固定不变的，选 中后可直接使用。
mega_Lmp库中的模块称为参数化的宏模块，其信号及其 极性和位数需由用户根据需要设定后才能使用。
③放置输入、输出引脚。
▪ 首先打开Enter Symbol对话框，然后在其中的Symbol
Name框中键入input、output或bidir，分别代表输入、输 出和双向I/O引脚，点击OK按钮，相应的输入或输出引脚 就会出现在编辑窗口中。
下载编程的主要步骤如下：
①在下载编程前，首先用下载电缆将计算机的打印口连接到 接有FPG/CPLD芯片的目标板上，接通目标板电源。
②选择MAX+Plus II→Programmer，打开编程窗口。
③在编程界面下，从Options菜单中选择Hardware Setup， 再 在 Hardware Setup 对 话 框 中 选 择 Byte Blaster 或 Bit Blaster，点击OK按钮。
话窗口。
图11.8 新建文件对话框
图11.9 保存图形输入文件
▪ 注意，这里将文件名保存为add1，与项目名字相同，点击
OK按钮结束。
② 输入元器件和模块。
▪ 在原理图编辑窗口空白处双击鼠标左键或在Symbol菜单
中选择Enter Symbol，便弹出Enter Symbol对话框，如图 11.10所示。在Symbol Libraries框中双击所需的库名，接 着在Symbol Files框中点击所选器件名（例如Prim库中的 and2、mf库中的74138等）, 然后点击OK按钮。
Symbol项即可。
图11.11所示即为构成一位全加器所需的全部元器件及输 入、输出引脚。
图11.11 放置元件和引脚到合适位置
双击引脚的“PIN-NAME”位置，将三个输入引脚分别命 名为A、B和C_in，两个输出引脚分别命名为S和C_out。 其中A、B代表相加的两个一位二进制数，C_in为低位进 位输入；S为全加和，C_out为全加进位输出。
1. 原理图文方式
首先需启动MAX+Plus II，启动后先出现的是MAX+Plus II管理器窗口，如图11.6所示。
一个新项目（Project）设计的第一步是为项目指定一个名 称，以便管理属于该项目的数据和文件。
图11.6 MAX+Pluss II 管理器窗口
指定项目名称的方法是：在管理器窗口点击 File→Project→Name ， 弹 出 Project Name 对 话 框 ， 在 Project Name对话框中选择适当的驱动器和目录，键入项 目名称（例如add1），单击OK按钮，如图11.7所示。
11.7 项目命名窗口
在MAX+Plus II中，用户的每个独立设计都对应一个项目， 每个项目可包含一个或多个设计文件。
这些文件中必须包含一个顶层文件，而且顶层文件名必须 和项目名相同。
项目的文件中还包括编译过程中产生的各种中间文件，这 些文件的后缀有所不同，如hif、cnf、mmf等。
（1）建立原理图输入文件 ①打开原理图编辑器。
④ 按下OK按钮。
图11.13 器件选择对话框
运行编译器的方法是，在MAX+Plus II菜单中选Compiler 或直接在工具栏中点击编译器的相应图标，出现如图 11.14所示的对话框。
按Start按钮即开始进行编译，如果有错，则输出相应提 示信息及出错位置。
图11.14 编译对话框
若编译成功，则显示如图11.15所示的编译成功信息。 图11.15 编译结果
点击OK按钮，此时，所选信号将出现在波形图编辑窗口 中，如图11.20所示。
图11.19 选择输入输出引脚
图11.20 波形图输入文件编辑
在图11.20中，A、B和C_in为三个需要编辑的输入激励信 号，S和C_out是用来检查设计正确与否的输出响应观测 信号，双击要编辑信号所对应的引脚名称，则相应的行变 黑，同时在窗口左侧的编辑快捷键被激活。
这里可以设置高电平（1）、低电平（0）、任意值（x） 及高阻（z）等值。可通过点击快捷键来编辑时钟信号波 形，这里将A的周期设为2μs，即图11.21所示的对话框中 将“Multiplied By”设置为“2”，类似地，将B的周期设为 5μs，C_in设为10μs。
图11.21 时钟信号波形编辑 图11.22 保存波形文件
（3）仿真 仿真可以检查设计的正确性，在仿真之前要建立一个波形
输入文件。点击MAX+Plus II →Waveform Editor，弹出 波形图编辑窗口，如图11.16所示。
图11.16 波形图编辑输入窗口
需首先确定仿真时间长度，点击File→End Time，弹出如图 11.17所示的对话框，键入仿真结束时间（如100μs），点击 OK按钮结束；点击Option→Grid Size，键入显示网格间距 时间（如500ns），点击OK按钮结束，如图11.18所示。
▪ 重复这一步即可产生所有的输入和输出引脚，也可用复
制的方法得到所有引脚。
电源（VCC）和地（GND）与输入、输出引脚类似，也 作为较特殊元件，采用上述方法在Symbol Name框中键入 VCC或GND，即可使它们出现在编辑窗口所选位置上。
④连线。
▪ 将电路中两个端口（即连线端点）连接起来的方法为：
2. 硬件描述语言VHDL输入
（1）建立VHDL设计文件 启动MAX+Plus II开发环境，点击菜单File→New，出现
如图11.26所示的对话框。
首先应确定建立文件的类型，有四种文件类型可选择， VHDL设计应选择第三个选项“Text Editor file”。
点击OK按钮，开发环境生成一空白的文本编辑窗口供用 户输入VHDL程序文本。
④选择编程文件。
默认情况下，编程文件已根据当前项目名选好，并显示 在编程窗口的右上角。若发现编程文件不对，可在File菜 单中点击Select Programming File，进行选择与FPGA的下载有所不 同 ： CPLD 的 下 载 按 “ Program“ 按 钮 （ 此 时 文 件 为 *.POF），软件会对目标板上的芯片进行检测、编程、校 验 ， 完 成 后 显 示 “ 编 译 成 功 ” ； FPGA 的 下 载 要 按 “Configure”按钮（此时的文件为*.SOF），软件作相关 的操作后，将编程文件下载到目标板芯片中。
置双击，然后键入信号名。
⑥保存文件。
▪ 点击File→Save as或Save，或在工具栏中单击相应按钮，
若是第一次保存，需输入文件名。
⑦建立一个默认的符号文件。
▪ 在层次化设计中，如果当前编辑的文件不是顶层文件，
则往往需要为其产生一个符号，将其打包成一个模块，以 便在上层电路设计时加以引用。
▪ 建立符号文件的方法是，在File菜单中选择Create Default
▪ 重复这一步，直至选中所需的全部器件。相同的模块也可
用复制的方法产生。还可用鼠标左键选中器件并按住左键 拖动，将元器件拖动到适当的位置。
图11.10 元器件选择对话框
Enter Symbol对话框中的符号库位于Maxplus2目录下的 Max2lib子目录中，4种不同的符号库分别为基本逻辑器件 库Prim、74系列器件库mf、基于网表SNF的基本逻辑器 件库edif和参数化的宏模块库mega_Lpm。
将鼠标指向一个端口，鼠标箭头会自动成“＋”形状。
▪ 按住鼠标左键拖至另一端口，放开左键，则会在两个端口 间产生一根连线。连线时若需转折，则在转折处松一下左 键，再按住继续移动至终点处。
▪ 连线的粗细可通过单击右键菜单中的Line Style来选择，
总线通常选用粗线来表示。
⑤输入、输出引脚命名。
▪ 对输入、输出引脚命名的方法是在引脚“PIN-NAME”位
图11.26 选择文本编辑器
（2）输入VHDL设计描述 在如图11.27所示的窗口中输入如下VHDL程序文本，程序
的功能是实现一个一位全加器。
其中，a、b表示全加器的两个一位二进制，C_in表示的前 级进位输入，Sum表示全加和，C_out表示全加进位。
图11.27 输入VHDL程序文本
LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY add2 IS
完成上述设置后，点击File→Save as保存波形文件，点击 OK 按 钮 ， 对 话 框 如 图 11.22 所 示 。 接 着 点 击 MAX+Pluss II→Compiler编译一次，编译过程同前。
完成编译后点击MAX Plus II→Simulator，弹出如图11.23 所示的对话框，点击start启动仿真，仿真结束后弹出如图 11.24所示对话框，点击“确定”。
PORT(a , b , c_in : IN STD_LOGIC; Sum , c_out : OUT STD_LOGIC); END add2; ARCHITECTURE simple OF add2 IS BEGIN sum <= a xor b xor C_in; c_out <= (a AND b) or (c_in AND (a xor b) ); END Simple;
11.3.2 FPGA/CPLD 开发工具MAX+Plus II简介
MAX+Plus 集设计输入、编译、仿真、综合、编程（配 置）于一体，带有丰富的设计库，并有较详细的联机帮助 功能的可编程器件开发环境。
下面分别以原理图输入方式和VHDL语言输入方式设计为 例，具体介绍利用MAX+Plus II进行可编程逻辑器件设计 的详细过程。
最后按“Open SCF”，即可观察如图11.25所示的仿真波 形。时序分析可由用户人工进行，也可以采用MAX+Plus II提供的时序分析功能（Timing Analyzer）来进行。
mega_Lmp库中的模块称为参数化的宏模块，其信号及其 极性和位数需由用户根据需要设定后才能使用。
③放置输入、输出引脚。
▪ 首先打开Enter Symbol对话框，然后在其中的Symbol
Name框中键入input、output或bidir，分别代表输入、输 出和双向I/O引脚，点击OK按钮，相应的输入或输出引脚 就会出现在编辑窗口中。
下载编程的主要步骤如下：
①在下载编程前，首先用下载电缆将计算机的打印口连接到 接有FPG/CPLD芯片的目标板上，接通目标板电源。
②选择MAX+Plus II→Programmer，打开编程窗口。
③在编程界面下，从Options菜单中选择Hardware Setup， 再 在 Hardware Setup 对 话 框 中 选 择 Byte Blaster 或 Bit Blaster，点击OK按钮。
话窗口。
图11.8 新建文件对话框
图11.9 保存图形输入文件
▪ 注意，这里将文件名保存为add1，与项目名字相同，点击
OK按钮结束。
② 输入元器件和模块。
▪ 在原理图编辑窗口空白处双击鼠标左键或在Symbol菜单
中选择Enter Symbol，便弹出Enter Symbol对话框，如图 11.10所示。在Symbol Libraries框中双击所需的库名，接 着在Symbol Files框中点击所选器件名（例如Prim库中的 and2、mf库中的74138等）, 然后点击OK按钮。
Symbol项即可。
图11.11所示即为构成一位全加器所需的全部元器件及输 入、输出引脚。
图11.11 放置元件和引脚到合适位置
双击引脚的“PIN-NAME”位置，将三个输入引脚分别命 名为A、B和C_in，两个输出引脚分别命名为S和C_out。 其中A、B代表相加的两个一位二进制数，C_in为低位进 位输入；S为全加和，C_out为全加进位输出。
1. 原理图文方式
首先需启动MAX+Plus II，启动后先出现的是MAX+Plus II管理器窗口，如图11.6所示。
一个新项目（Project）设计的第一步是为项目指定一个名 称，以便管理属于该项目的数据和文件。
图11.6 MAX+Pluss II 管理器窗口
指定项目名称的方法是：在管理器窗口点击 File→Project→Name ， 弹 出 Project Name 对 话 框 ， 在 Project Name对话框中选择适当的驱动器和目录，键入项 目名称（例如add1），单击OK按钮，如图11.7所示。
11.7 项目命名窗口
在MAX+Plus II中，用户的每个独立设计都对应一个项目， 每个项目可包含一个或多个设计文件。
这些文件中必须包含一个顶层文件，而且顶层文件名必须 和项目名相同。
项目的文件中还包括编译过程中产生的各种中间文件，这 些文件的后缀有所不同，如hif、cnf、mmf等。
（1）建立原理图输入文件 ①打开原理图编辑器。
④ 按下OK按钮。
图11.13 器件选择对话框
运行编译器的方法是，在MAX+Plus II菜单中选Compiler 或直接在工具栏中点击编译器的相应图标，出现如图 11.14所示的对话框。
按Start按钮即开始进行编译，如果有错，则输出相应提 示信息及出错位置。
图11.14 编译对话框
若编译成功，则显示如图11.15所示的编译成功信息。 图11.15 编译结果
点击OK按钮，此时，所选信号将出现在波形图编辑窗口 中，如图11.20所示。
图11.19 选择输入输出引脚
图11.20 波形图输入文件编辑
在图11.20中，A、B和C_in为三个需要编辑的输入激励信 号，S和C_out是用来检查设计正确与否的输出响应观测 信号，双击要编辑信号所对应的引脚名称，则相应的行变 黑，同时在窗口左侧的编辑快捷键被激活。
这里可以设置高电平（1）、低电平（0）、任意值（x） 及高阻（z）等值。可通过点击快捷键来编辑时钟信号波 形，这里将A的周期设为2μs，即图11.21所示的对话框中 将“Multiplied By”设置为“2”，类似地，将B的周期设为 5μs，C_in设为10μs。
图11.21 时钟信号波形编辑 图11.22 保存波形文件
（3）仿真 仿真可以检查设计的正确性，在仿真之前要建立一个波形
输入文件。点击MAX+Plus II →Waveform Editor，弹出 波形图编辑窗口，如图11.16所示。
图11.16 波形图编辑输入窗口
需首先确定仿真时间长度，点击File→End Time，弹出如图 11.17所示的对话框，键入仿真结束时间（如100μs），点击 OK按钮结束；点击Option→Grid Size，键入显示网格间距 时间（如500ns），点击OK按钮结束，如图11.18所示。
▪ 重复这一步即可产生所有的输入和输出引脚，也可用复
制的方法得到所有引脚。
电源（VCC）和地（GND）与输入、输出引脚类似，也 作为较特殊元件，采用上述方法在Symbol Name框中键入 VCC或GND，即可使它们出现在编辑窗口所选位置上。
④连线。
▪ 将电路中两个端口（即连线端点）连接起来的方法为：
2. 硬件描述语言VHDL输入
（1）建立VHDL设计文件 启动MAX+Plus II开发环境，点击菜单File→New，出现
如图11.26所示的对话框。
首先应确定建立文件的类型，有四种文件类型可选择， VHDL设计应选择第三个选项“Text Editor file”。
点击OK按钮，开发环境生成一空白的文本编辑窗口供用 户输入VHDL程序文本。
④选择编程文件。
默认情况下，编程文件已根据当前项目名选好，并显示 在编程窗口的右上角。若发现编程文件不对，可在File菜 单中点击Select Programming File，进行选择与FPGA的下载有所不 同 ： CPLD 的 下 载 按 “ Program“ 按 钮 （ 此 时 文 件 为 *.POF），软件会对目标板上的芯片进行检测、编程、校 验 ， 完 成 后 显 示 “ 编 译 成 功 ” ； FPGA 的 下 载 要 按 “Configure”按钮（此时的文件为*.SOF），软件作相关 的操作后，将编程文件下载到目标板芯片中。
置双击，然后键入信号名。
⑥保存文件。
▪ 点击File→Save as或Save，或在工具栏中单击相应按钮，
若是第一次保存，需输入文件名。
⑦建立一个默认的符号文件。
▪ 在层次化设计中，如果当前编辑的文件不是顶层文件，
则往往需要为其产生一个符号，将其打包成一个模块，以 便在上层电路设计时加以引用。
▪ 建立符号文件的方法是，在File菜单中选择Create Default
▪ 重复这一步，直至选中所需的全部器件。相同的模块也可
用复制的方法产生。还可用鼠标左键选中器件并按住左键 拖动，将元器件拖动到适当的位置。
图11.10 元器件选择对话框
Enter Symbol对话框中的符号库位于Maxplus2目录下的 Max2lib子目录中，4种不同的符号库分别为基本逻辑器件 库Prim、74系列器件库mf、基于网表SNF的基本逻辑器 件库edif和参数化的宏模块库mega_Lpm。
将鼠标指向一个端口，鼠标箭头会自动成“＋”形状。
▪ 按住鼠标左键拖至另一端口，放开左键，则会在两个端口 间产生一根连线。连线时若需转折，则在转折处松一下左 键，再按住继续移动至终点处。
▪ 连线的粗细可通过单击右键菜单中的Line Style来选择，
总线通常选用粗线来表示。
⑤输入、输出引脚命名。
▪ 对输入、输出引脚命名的方法是在引脚“PIN-NAME”位
图11.26 选择文本编辑器
（2）输入VHDL设计描述 在如图11.27所示的窗口中输入如下VHDL程序文本，程序
的功能是实现一个一位全加器。
其中，a、b表示全加器的两个一位二进制，C_in表示的前 级进位输入，Sum表示全加和，C_out表示全加进位。
图11.27 输入VHDL程序文本
LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY add2 IS
完成上述设置后，点击File→Save as保存波形文件，点击 OK 按 钮 ， 对 话 框 如 图 11.22 所 示 。 接 着 点 击 MAX+Pluss II→Compiler编译一次，编译过程同前。
完成编译后点击MAX Plus II→Simulator，弹出如图11.23 所示的对话框，点击start启动仿真，仿真结束后弹出如图 11.24所示对话框，点击“确定”。
PORT(a , b , c_in : IN STD_LOGIC; Sum , c_out : OUT STD_LOGIC); END add2; ARCHITECTURE simple OF add2 IS BEGIN sum <= a xor b xor C_in; c_out <= (a AND b) or (c_in AND (a xor b) ); END Simple;
11.3.2 FPGA/CPLD 开发工具MAX+Plus II简介
MAX+Plus 集设计输入、编译、仿真、综合、编程（配 置）于一体，带有丰富的设计库，并有较详细的联机帮助 功能的可编程器件开发环境。
下面分别以原理图输入方式和VHDL语言输入方式设计为 例，具体介绍利用MAX+Plus II进行可编程逻辑器件设计 的详细过程。
最后按“Open SCF”，即可观察如图11.25所示的仿真波 形。时序分析可由用户人工进行，也可以采用MAX+Plus II提供的时序分析功能（Timing Analyzer）来进行。