Differential-Pair-走线注意事项

pcb layout 基本规则1.CLK(包括DDR-CLK)基本走线要求: 1. clk 部分不可过其它线, Via不超过两个. 2. 不可跨切割,零件两Pad 间不能穿线. 3. Crystal 正面不可过线,反面尽量不过线.. 4. Differential Pair 用最小间距平行走线.且同层5 clk 与高速信号线(1394,usb 等)间距要大于50mil.2. VGA:基本走线要求: 1. RED、GREEN、BLUE 必须绕在一起，视情况包GND. R.G.B 不要跨切割。

2 HSYNC、VSYNC 必须绕在一起, 视情况包GND.3. LAN:基本走线要求 1.同一组线，必须绕在一起。

2 Net: RX，TX：必须differential pair 绕线4.1394:基本走线要求: 1. Differential pair 绕线,同层,平行,不要跨切割. 2.同一组线，必须绕在一起。

3 与高速信号线间距不小于50mil5. USB:基本走线要求: 1 Differential pair 绕线,同层,平行,不要跨切割. 2 同一组线，必须绕在一起6. CPU-NB (AGTL):基本走线要求: 1. 同组同层或同组不同层走线,绕线须同组绕在一起 2. 绕线时,同一NET 间距不小于四倍线寛 3. NET 长度要加入CPU & NB 的包装长度. 4. STB N/P(+/-) DifferentialPair 绕线 5 VIA 类型为VIA267. CPU-SB:基本走线要求: 1. 同一组线，必须绕在一起. 2 pull up 电阻，必须靠近CPU8. NB-DDR:基本走线要求:1.阻尼电阻和终端电阻(排阻)NET: MD & MA & DQS & DQM 不能共享. 2.同组同层走线,采用四倍间距绕线.9. NB-AGP:基本走线要求: 1.同组同层或同组不同层走线,绕线须同组绕在一起 2.绕线时,同一NET 间距不小于四倍线寛 3.STB +/- Differential Pair 绕线. 4 在constraint area 尽量按guide lauout .10. NB-SB:基本走线要求: 1 走在一起,不要跨切割线. 2.绕线时,同一NET 间距不小于四倍线寛11. IDE:基本走线要求: 1.同组同层, 绕线须同组绕在一起. 2.绕线时,同一NET 间距不小于四倍线寛12. PCI:基。

在Allegro PCB设计软件中，渐变线（也称为差分对或differential pair）是指两个走线，它们在电气特性上被设计成一起工作，以传输差分信号。

差分信号是一种双绞线信号，其中两个信号线的电压相位相差180度，通常用于高速通信和模拟信号传输，以减少噪声和干扰。

在Allegro中设置差分线时，需要考虑以下几个关键参数：
1. 差分对名称（Pair Name）：为差分对分配一个唯一的名称，以便在设计中识别和管理。

2. 网络（Net）：选择构成差分对的两个网络，这两个网络将在物理上由一对走线表示。

3. 差分规则（Differential Rule）：设置差分对的基本规则，包括差分对之间的间距（Primary Max Sep）和长度容差（Length Tolerance）等。

4. 走线模式（Routing Mode）：选择如何布设差分对，通常有自动布线（Automatic）和手动布线（Manual）两种模式。

5. 差分对属性（Differential Pair Properties）：包括差分对之间的电气特性和行为，如阻抗匹配、布线规则等。

6. 约束设置（Constraint Settings）：定义差分对的布线约束，如线宽、线间距、走线角度等。

7. 差分对对齐（Pair Alignment）：控制差分对走线在板上的对齐方式，以确保信号的稳定传输。

8. 差分对之间的间距（Spacing Between Pairs）：设置差分对之间以及差分对与其它走线或对象之间的最小间距。

9. 走线颜色（Trace Color）：为了更好的视觉区分，可以为差分对设置不同的颜色。

Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev :1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。

b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。

c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。

虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。

2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。

何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。

而承载差分信号的那一对走线就称为差分走线。

差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。

Class、Bus、class-class、MGrp、pinpair、differentinal pair Physical（线宽规则）
1.Create---BUS（BUS）由众多nets或者buses、differential pairs、
Xnet所组成的组
2.Create--- CLASS（NCIs）由众多nets或者buses、differential pairs、
Xnet所组成的组（bus和class都是一组线，class按照功能划分，bus按照规则划分）
3.Create--- pinpair （Ppr）等长设置线的起终点
4.Create--- differentinal pair (DPr) 差分对
5.Create---Region 一般用在bga中，线内的宽度与线外的宽度设置
不一样。

Spacing（线间距规则）
1.多了一个create---net class- class（NCC）一般用在约束组与组之间的间距的时候使用。

（前提创建组create--class）class与bus表示组内的间距关系。

Class组线与其他线的关系
Class组线与内部线的关系
Class线与class线间线的关系
Electrical
1．创建等长设置组MGrP（一定要创建ppr）。

如何在Altium Designer 6 中快速进行差分对走线1：在原理图中让一对网络前缀相同，后缀分别为_N 和_P，并且加上差分队对指示。

在原理图中，让一对网络名称的前缀名相同，后缀分别为_N 和_P，左键点击Place/ Directives/Differential Pair,这时，鼠标上就出现差分队对指示标志，给差分对的两根线都加上差分队对指示，如下图所示。

2：将差分信息加载到PCB 文件中来，并定义用户需要的差分规则保存编译文件，并且编译顶层的原理图。

左键点击Design/Updae PCB document…,启动EngineerChange Order, 把有关的差分对信息加如到PCB 文件中来，保存PCB 文件。

在PCB文件中，转移到PCB面板，在靠近PCB这三个字母旁边的行中选择Differential PairsEditor ,在下面的框中选中All Differential Pairs ,这样，所有定义的差分对就在Designer 框中出现了。

选中定义的差分对（如RT），左键点击Rule Wizard按键，进入Differential Pair Rule Wizard界面，点击Next 按键,回进入各个参数输入界面，可以选择输入各种参数如下图就是其中的一个界面。

到最后，在Rule Creation Completed 界面中，会显示下面的这些种类的信息，告诉你你输入的参数是怎么样的。

如果不满意的话左键点击Back按键返回修改，满意的话左键点击Finish按键结束差分线规则设置。

Width ConstraintDiffPair_WidthPref Width = 10mil Min Width = 10mil Max Width = 10milInDifferentialPair(RT)Matched Net LengthsDiffPair_MatchedLengthsTolerance = 1000mil Style - 90 Degrees Amplitude = 200mil Gap = 20mil (IsDifferentialPair And (Name = RT))Differential Pairs RoutingDiffPair_DiffPairsRoutingPref Gap = 10mil Min Gap = 10mil Max Gap = 10mil(IsDifferentialPair And (Name = RT))3：使用差分走线命令完成差分对走线左键点击Place/Differeential Pair Routing ,进入差分对布线模式，此时，用鼠标在差分网络的两个相邻的焊盘上点击一下，然后移动鼠标，就会看到对应的另一跟线也会伴随着一起平行的走线，同时按下Ctrl +Shift 并且转动鼠标的滚轮，就可以两跟线同时换层。

一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width〔设置基本走线宽度〕Min：最小线宽Max：最大线宽，写0相当于无限大Neck〔neck模式，一般在间距很小的时候用到〕Min Width：最小线宽Max Length：最大线长Differential Pair〔差分线设置，单端线可不写〕Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)T olerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias〔过孔选择〕BB Via Stagger〔设置埋/盲孔的过孔间距〕Min：最小间距Max：最大间距AllowPad-Pad Connect：/Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下列图。

AD如何进行差分走线差分走线（Differential Pair Routing）是一种常用的设计技术，用于高速电路设计中，特别是在信号传输过程中，减少干扰和提高信号完整性。

差分走线是通过同时进行两条平行线的布线，使其成对传导信号。

这种设计可以有效地减少电磁干扰，降低信号失真，提高信号的传输速度和稳定性。

以下是关于如何进行差分走线的一些步骤和技巧：1.差分对选择：首先，在设计中确定哪些信号需要使用差分对进行传输。

通常，高速数据线、时钟线、控制信号等都适合使用差分对。

选择差分对时，需要考虑信号的频率、电压差、驱动能力等因素。

2.差分对约束：差分对的约束将在布线过程中用作参考。

它们包括电气约束和几何约束。

电气约束包括相位匹配、传输线阻抗等。

几何约束包括间距、宽度、层间间距等。

约束的选择将取决于应用的特定要求。

3. 信号完整性：在进行布线之前，应该首先对信号完整性进行评估。

这包括考虑信号的噪声抗干扰能力、传输速率、Jitter等因素。

确保信号完整性对于高速差分信号非常重要。

4.信号引脚定位：将差分信号的引脚放置在布局中的合适位置。

同时考虑信号源和信号接收器之间的最短路径和最小延迟。

5.避免走线障碍：尽量避免或减少与其他信号或电源平面之间的交叉。

这样可以减少干扰和噪声。

6.走线规则：根据差分对的约束和设计规范，制定差分走线的规则和指南。

这些规则可能涉及差分线对的最小间距、线宽、阻抗控制等。

7.不对称长度的控制：差分对中，两条路径的长度应尽量保持一致。

如果存在不对称长度，可能引起信号失真或相位差。

8.转弯半径和角度：在转弯处，应控制好转弯半径和角度，减少信号的反射和失真。

9.布线层选择：根据设计要求和规定，选择合适的PCB布线层进行差分走线。

通常情况下，在相邻的层之间布线，可以降低信号对其他器件和信号的干扰。

10.保留足够的空隙：为了降低相邻差分对之间的交叉干扰，应保留足够的空隙。

这可以通过选择合适的差分规则和相邻信号层之间的距离来实现。

Altium Designer PCB中差分线的设置与布线
原创：Jimmy
转载请注明出处
引言：
精通一门CAD设计软件是衡量一个优秀PCB工程师的标准之一。

编写本教程的目的在于帮助刚接触Altium Designer的工程师更加了解此软件的使用。

操作步骤：
1,已经成功导入网表后的PCB文件，在Altium Designer界面的右下角【PCB】图标选择“PCB”
2,此时出现【DifferentialPairs Editor】对话框，单击【Add】命令,添加差分信号232RX1和232TX1
并将此差分对组命名为：232_DifferentialPair1
3，单击【Rule Wizard】命令，进入差分对各种参数设置，如线宽和间距。

4，设置好的界面如下图：
5，差分对走线。

执行【Place】/【Differential Pair Routing】,进行差分对布线。

单击差分对网络的两个相邻焊盘，然后移动鼠标，就会看到对应的另一走线也会跟随着一起平行走线。

如需要换层，可同时按下键盘的CTRL+SHIRT并且转动鼠标滚轮。

效果如下图：
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PCB学习心得一、写在前面的话本文将着重介绍一个PCB菜鸟的学习心得，详细的记录每个要点的操作方法和原因，着重将这个过程中学习到的一些东西与大家分享。

同时如发现有任何问题或者是好的方法和建议，请大家指出，共同学习、共同进步！——PCB路漫漫其修远兮，吾将上下而求索接下来将从PCB设计的怎个流程和大家分享二、PCB设计前的准备1．PCB设计之前，请确保原理图的正确性，DRC检测能正常通过，这是必须的a.点击：Tool-->Design Rules Check,如下图所示或者直接点击快捷方式：2具体的每个操作的说明：○1元器件快速排序○2DRC检查(作用同上)○3网表生成○4元器件清单注：元器件生成清单，点击上图中的4，需要在下图位置添加PCB封装属性即可得到元器件清单BOM具体操作为在Header添加tPCB Footprint，在Combined property string添加t{PCB Footprint}2.DRC检测规则按如下规则即可如图的检测规则为默认，如有特殊需求可自行修改！出现最多的“WARNING(ORCAP-1829): Possible pin type conflict ICXX”这个是指CPLD 或者FPGA的IO口方向设置，可以忽略！由于后期可能需求调整IO口的位置，现在操作无意义。

注：1、所选的原理图封装一定要正确，PCB封装同时也应该制作好。

2、原理图的封装应该选择合理，避免在实际的PCB绘制过程中存在问题。

三、DXF文件的导入1.新建一个.brd文件注意：选择Mechanical symbol2.按如下操作File-->Import-->DXF点击Edit后，出现如下的画面，并且按数字的标记操作即可。

3.完成如上两步，点击OK，再点击Import，出现了Dxf文件。

找到板框外形后，点击Edit-->Change，在Options中选择Board Geometry，在子项中选择Outline然后选择一个封闭的外框作为Outline，如下图，然后保存。

LAYOUT注意事項1.拉線時千萬不能用自動避線的功能(除了BGA IC內),且要在GRID上.2.拉線時一定要預留測點VIA.3.走線時要注意跨切割的問題(切割線可以微調).4.一般在走線時, I/O Port, CLK區域(切割區)不可將不相關的信號線走入.5.CLK IC 要預留衛兵電容,在缺口處兩邊各一個.6.CLK 信號要從電容端拉出不可從電阻端,繞線也必頇過電容之後繞.B,LAN….等等,有+/-的信號必頇平行且儘量等長.8.POWER信號主幹線一定要保持MIN_LINE_WIDTH的寬度,支線頇問過才能變細.9.POWER PIN 打VIA的線要儘量短10.0603的零件中間不能走線..11.走線時不要打太多VIA,也不要有太多無用的轉角,儘量平整走線.12.D ifferential Pair 在走線時要推到最小的Spacing,轉角時也一樣.13.換角位一定要RUN 出BACKANNO.SWP傳回台北重新NETIN.14.微調零件時請用GRID 5.15.走線時為了讓走線順可以微調零件若移動大或頇移動CONNECTOR時一定要先問過.16.走線時若發現零件有重疊時請順便調整好.17.拉完線在做MISSING NET前請記得將NO_RAT的NET OFF掉,並且做VCC,GND PLANE的SHAPE處理(ROUTE/AUTO SPLIT PLANES),以免有POWER PIN沒拉.18.B RD完成的定義:NO DRC, NO MISSING NET.19.加測點時要注意有繞線的NET必頇保持原來的長度範圍(北橋到CPU, 北橋到DDR,IDE,AGP,HUB LINK,CLK)CLK的測點要加在尾端.,BGA內不可加測點20.排零件時要考慮整齊及美觀並注意限高區.21.D IP 電容只能上,下擇一或左,右擇一.22.處理文字面時要注意不能放在VIA及光學點上23.文字面字體一般用2號(密), 3號(疏),而JUMPER,CONN,IC 請用4號以上24.R OUTINR時要ON GRID, SILDE時不能用GRIDLESS(DIFFERENTIAL PAIR除外).。

差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。

1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。

点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。

点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。

点击Generate即可自动产生差分对。

2.在约束管理器中设置差分对。

在DSN上点击右键，在菜单中选择Create→Differential Pair。

即可弹出下面的对话框。

和上一种方法的设置差不多，这里就不再叙述了。

第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Different ial Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。

在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。

在表格中输入各项数值即可完成新规则的设置。

如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。

Primary Width 差分对最优先线宽。

Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。

Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。

如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。

约束规则设置约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。

可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。

所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。

电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。

以下图为一约束设置窗口。

一、说明先解释一下约束的类型以及约束中用到的简写名词，如下图所示：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。

如下图所示。

2、NCC（Net Class-Class）一般用在约束组与组之间的间距的时候使用，如下图。

3、DPr（Differential Pairs）差分对一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。

差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。

•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。

•用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。

以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明：差分对的worksheets包含5个主要的约束目录：(1)Pin Delay此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。

(2) 不耦合长度(Uncoupled Length)不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。

若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。

Layout注意事项（不断添加中）1,走线尽量走直线，少弯折Better poor2,走线拒绝直角或锐角Better poor3,T型线的走法：Better poor4,信号线请不要无故绕远走，这样会增加走线的长度5，换层via不易过多（高速信号线via以不大于2个为佳，普通信号线via数尽量不要大于pin数），且换层不宜过快。

(下图跳层太快)Poor6，高速信号线在换层时要伴GND via(如下图)Better7,differential pair 一对线之间的间距要始终保持一致BetterpoorBetter poor5mil 5mil 5mil 5mil8mil5mil8, 小型电阻电容两pin之间不要穿线Poor9,一般每个GND pin要打一个gnd via，不要几个pin共享一个via，大pin要打两个以上Better poor10,转电压时: 1via(big)=2via(small)=40mil(shape)=1A.且在电压转换时，GND via数量要取决于power via,两都要大致相当。

Gnd via=power via11，shape 要铺的平整美观，且shape不要离其它pin太近，以防短路。

Better poor12,电源要先过Bypass电容再过IC pin脚Better poor13,GND via 要靠近pin脚打，不要拉的太远Better poor14，IC相邻两pin如有相连关系，则应拉出pin再连，不可在两pin 内侧直接相连Better poor 15，多条走线一起换层via要打的整齐美观Better poor16,打via时要照顾到内层plane的宽度要求Better poor17,非大电流之power和GND走线宽20mil以上。

如果IC pin的宽度小于20，则与pin同宽即可。

18,讯号线要先经过电阻电容再到connector pinBetter poor19,BGA打via要有技巧，不要堵塞其它层的走线或打碎内层plane, 如下图OK20,重要信号线不能走在转电压器件（如大电感、chock）等零件下方，这些零件下方也不要打其它viaBetter poor21，Crystal要包地，并打gnd via,如下图OK22，Audio 区域不允许穿插其它信号线（任何一层都不允许）23,当boardfile中有铺动态shape时，记得Dynamic fill这个选项一定要选中smooth，不然即使短路也不会产生drc24, 走线注意不要让防焊造成短路（下图兰色为防焊）且线距防焊、防焊距防焊至少3mil以上。

cadence 差分阻抗差分阻抗（Differential Impedance）是传输线上的一个重要参数，尤其是对于高速数字信号传输而言更为关键。

传输线上的信号通常都是分为单端（Single-ended）和差分（Differential）两种方式。

在单端传输中，信号是通过一条传输线上的一个导线传输的，而在差分传输中，信号则是通过两条传输线上的导线传输的，信号的差分电压则是在这两条导线上的电压之间产生。

差分传输的方法可以有效地抑制传输线上的电磁辐射，并且可以提高传输线的噪声抑制能力，这对于高速数字信号传输来说至关重要。

差分阻抗即为差分传输线上的特性阻抗，它的大小取决于两条导线间的距离以及性能常数。

为了提高差分传输的稳定性和可靠性，我们通常需要将两条导线的阻抗大小进行精准的控制，使它们保持一致，这就是差分阻抗。

如果两条导线的差分阻抗不匹配，就会出现信号折射、信号不完全耦合等问题，从而导致信号失真和传输错误。

针对差分阻抗的控制，常用的方法包括三种：1、布线设计：尽量保证跨越地和供电层，以便将DifferentialPair沿着同一分层布线，从而确保两条导线间的阻抗一致性。

2、覆铜厚度：差分线旁边的铜厚度应该尽量相等，这样可以保证两条导线间的阻抗一致性。

3、板厚：板厚对差分线的阻抗也是有影响的，一般情况下板厚越薄，阻抗会变高，板厚越厚，阻抗会变低。

从差分阻抗的角度来看，布线设计以及PCB的材料和工艺，均对差分阻抗的匹配、维护和增强起着重要作用。

因此，工程师们需要在设计中充分考虑差分线路阻抗问题，采取合适的措施来最大限度地提高差分线路的性能。

总之，差分阻抗对于高速数字信号传输的重要性不言而喻。

良好的差分阻抗设计可以大大提高信号的传输稳定性和可靠性，在现代通信和电子领域的应用中具有不可替代的地位。

LAYOUT 面试试题1 ) 请简单说明LAYOUT 的流程？简要流程：原理图——新建库需求，网表输入其他需求——(倒入网表)设计要求分析——布局，规则导入——布局确认——(OK)PCB 布线、验证、优化——布线确认——设计资料输出——最终确认，结束2 ) 哪些因数会影响布线的阻抗及差分阻抗？不同阻抗如何在同一块板子上实现？答：影响因数：线宽，铜厚，介质介电常数叠层结构，同时影响差分阻抗的还有差分对的间距。

不同阻抗通常采用不同线宽或换层来达到要求3 ) 请问您做过哪此方面的板子，做过主机板吗？请对主机板一此主要零件如VGA 、LAN 、1394layout 时需注意事项做简要描述。

VGA: 基本走线要求:1. RED 、GREEN 、BLUE 必须绕在一起，视情况包GND. R.G.B 不要跨切割。

2 HSYNC 、VSYNC 必须绕在一起, 视情况包GND.LAN: 基本走线要求1. 同一组线，必须绕在一起。

2 Net: RX ，TX ：必须differential pair 绕线.1394: 基本走线要求:1. Differential pair 绕线,同层,平行, 不要跨切割.2. 同一组线，必须绕在一起。

3 与高速信号线间距不小于50milUSB: 基本走线要求:1 Differential pair 绕线,同层,平行,不要跨切割.2 同一组线，必须绕在一起4 ) ALLEGRO 中零件PAD 共分这此层，请分别解释图中regular pad 、thermal relief 、anti pad 的意思及三者之间的关系。

Top 、bottom 、soldermask-top 、soldermask-bottom 、pastemask_top 、pastemask_bottom 之间的关系。

5 ) 在高速PCB 设计时我们使用的软件都只不过是对设置好的EMC 、EMI 规则进行检查，而设计者应该从那些方面去考虑EMC 、EMI 的规则？怎样设置规则？6 ) 电源以及电源转换部分是系统的心脏，请描述TRACE 宽度与流过电流大小的关系。

设置Allegro差分线的方法1）pair 名称：Allegro 菜单点击logic--Assign differential pair，在net filter中选择所要设的net1,net2, 或直接在board file 中点选net,在Rule Name 中key入pair 名称o 点右下方的Add 后会自动增加到上方的Rule Selection Area 中o 可以点Modify 或Delete 来修改或删除所设的pair.2）设置差分线规则类型给pair 定义一个net spacing type property(规则类型),如CLK-CLK：点Attach property, net...,注意find 窗口中选property 而非net,再点more...,从左边选取先前设的pair,如CK0R-CK0R,点applyo 在弹出的对话框中点net_spacing_typeo 在右边的value 值中输入CLK-CLK。

3）设置差分线规则参数set net spacing constrains values , 设定走线线距规则参数值：点constraints 窗口的spacing rule set 下的set values,在出现的对话框中右边空格输入CLK-CLK, 点add 增加到constraint set name 栏。

然后按guideline 设定各项spacing.¯ line to line 指的是此对pair 和其它线的间距。

注1：Length Tolerance indicates the amount of tolerance allowed between the total length or delay of the two nets. (两net 之间的误差范围)注2：Primary Max Sep indicates the maximum edge to edge spacing between a differential pair. (指该pair 本身的间距)注3：Secondary Max Sep indicates an edge to edge spacing that is greater that the Primary Max Sep value. This allows an increase in thespacing between the differential pair when necessary. The total amount of etch/conductor on a net can not exceed this amount.(必要时允许增大该pair 本身的间距到此值)4）布线技巧route differential pair 时的技巧：routing 时发现本身的两根net 没有按规则挤线会弹的很开。

Differential Pair 走線注意事項1>>凡遇到Connector 有另加防ESD的零件時,請依下圖走法2>>凡Differential Pair由pin腳拉出時,請將斜邊拉至pin腳尖端3>>Differential Pair的線長差異太多時,tune等長步驟如下:Step1.>>先試著在打VIA的地方適當的繞線Step2.>>如果線長還是有所差異,請點選delay tune,且在options的Sawtooth Gap中key上1x widthStep3.>>點選需要加長的net ,按mouse右鍵把Single trace mode打勾Step4.>>將點選的net往外提高一格Step5.>>先測量tune線的space .length 是否符合S1<2S.及length <3WStep6.>>此例子為4/4/4的Diff pair , S1=2S未符合規範,因此必需再手動將Air gap 往下調至S1<2S 點選Slide>mouse右鍵選Temp group>點選tune線最高線段> mouse右鍵選Complete>再往內拉至S1<2SStep5.>>再次測量tune線的space .length 是否符合S1<2S.及length <3W差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。

何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。

而承载差分信号的那一对走线就称为差分走线。