verilog实验 计数器实验报告

二十四进制计数器实验报告实验成员：88155010 李仲哲88155037 周梓成硬件：DE2-70驱动板实验要求：使用Verilog硬件描述语言设计一个基本时序逻辑电路1位24进制计数器，并可控制加减。

并利用驱动板自带晶振。

实验步骤：首先创建新工程，编写Verilog HDL语言设计代码。

代码如下：module qwe(iclk,rst_n,flag,q,overflow);input iclk,flag; --------------------------------输入端口声明。

input rst_n;--------------------------------------输出端口声明。

output reg [4:0] q; ---------------------------- 分配输出信号灯q0,q1,q2,q3,q4。

integer i;output overflow;wire clk_1Hz;Divider50MHz (1'b1,iclk,i1hz); -----------------引用分频器代码Divider50MHz.v中的变量i1hz。

always @(posedge i1hz or negedge rst_n)beginif(~rst_n) q <= 5'h0;elsebeginif(flag) i = 1; ----------------------------------当变量为1时计数器加。

else i = -1; ---------------------------------反之计数器减。

if(5'h17 == q) q <= 5'h0;else q <= q + i;endendassign overflow = 5'h17 == q;其中flag为控制加减开关变量，我们为其分配开关SW0引脚为PIN_AA23。

计数器实验报告结论计数器实验报告引言：计数器是数字电路中常见的模块之一，它可以实现对特定信号的计数功能。

在本次实验中，我们将学习如何设计和实现一个简单的二进制计数器，并通过仿真和实际电路测试来验证其正确性。

一、实验目的：1.了解数字电路中计数器的基本原理；2.学习使用Verilog HDL设计二进制计数器；3.掌握仿真工具ModelSim的使用方法；4.通过实际电路测试验证设计的二进制计数器正确性。

二、实验原理：1.二进制计数器：二进制计数器是指一种能够按照二进制码进行递增或递减的数字电路。

2.Verilog HDL：Verilog HDL是一种硬件描述语言，用于描述数字电路的结构和行为。

3.ModelSim：ModelSim是一种常用的数字电路仿真工具，可以用于验证设计是否正确。

三、实验过程：1.根据设计要求，使用Verilog HDL编写代码，包括模块声明、端口定义和具体功能实现。

2.使用ModelSim进行仿真，检查代码是否有误，并观察输出结果是否符合预期。

3.将代码下载到FPGA开发板上进行测试，检查输出结果是否符合预期。

四、实验结果：1.仿真结果：通过ModelSim进行仿真，输出结果符合预期，计数器能够递增或递减。

2.实际测试结果：将代码下载到FPGA开发板上进行测试，输出结果符合预期，计数器能够递增或递减。

五、实验结论：本次实验中，我们成功设计并实现了一个简单的二进制计数器，并通过仿真和实际电路测试验证了其正确性。

该计数器具有较高的可靠性和稳定性，可以应用于数字电路中的各种场合。

同时，我们还学习了Verilog HDL的基本语法和ModelSim的使用方法，为今后的数字电路设计工作打下了坚实的基础。

计数器实验报告实验报告：计数器的设计与实现一、实验目的本实验旨在通过设计一个基本的计数器电路，理解和掌握数字逻辑电路的基本原理和设计方法，锻炼学生的逻辑思维能力和实际动手能力。

二、实验原理计数器是数字逻辑电路中常见的一个基本组件。

在本次实验中，我们设计了一个4位二进制计数器，它由四个D触发器和一些逻辑门组成。

D触发器是一种最常用的锁存器，具有一位输入端D和一位输出端Q，输入端的数值在时钟脉冲到达时被锁存到输出端。

三、实验器材与仪器1. 基于FPGA的实验平台2. Xilinx ISE设计软件四、实验步骤1. 打开Xilinx ISE设计软件，并创建一个新项目。

2. 在工程目录下新建一个源文件，并输入计数器的Verilog代码。

3. 设计一个时钟脉冲模块，控制时钟信号的频率。

4. 在源文件中实例化四个D触发器，将输入端和时钟信号连接。

5. 修改约束文件，将FPGA芯片的引脚与D触发器的输出端连接。

6. 点击“综合”按钮生成综合后的电路网表。

7. 点击“实现”按钮生成位文件。

8. 点击“下载”按钮将位文件下载到FPGA开发板上。

五、实验结果与分析经过以上实验步骤，我们成功地设计并实现了一个4位二进制计数器。

通过按下开发板上的复位按钮，可以将计数器的数值清零。

然后，每次按下计数按钮，计数器的数值就会加一，直到达到最大值时（1111），会自动循环回零。

在实际操作中，我们发现计数器的数值变化非常迅速，并且在达到最大值后会很快重新开始计数。

这是因为计数器的时钟频率相当高，每个时钟周期只需要几十纳秒的时间，所以人眼很难看到数值的变化。

此外，计数器的计数范围是0到15，即使用4位二进制表示，所以数值只会在0和15之间循环。

六、实验总结通过本次实验，我对数字逻辑电路的设计和实现有了更深入的理解。

计数器作为一个基本组件，它在各个数字系统中都有着广泛的应用。

通过学习和实践，我进一步掌握了Verilog语言的使用方法，提高了自己的电路设计能力。

Verilog实验报告班级：学号：姓名：实验1 :用 Verilog HDL 程序实现直通线1 实验要求：(1) 编写一位直通线的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 建议用模式 52 试验程序：module wl(in,out);input in;output out;wire out;assign out=in;endmodule3 测试基准：`include “wl.v”module wl_tb;reg in_tb;wire out_tb;initialbeginin_tb =0;#100 in_tb =1;#130 in_tb =0;endendmodule4 仿真图形：实验2 ：用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4)建议用模式 52 试验程序：module mux4_to_1 (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1, s0;reg out;always @ (s1 or s0 or i0 or i1 or i2 or i3)begincase ({s1, s0})2'b00: out=i0;2'b01: out=i1;2'b10: out=i2;2'b11: out=i3;default: out=1'bx;endcaseendendmodule3 测试基准：`include "mux4_to_1.v"module mux4_to_1_tb1;reg ain,bin,cin,din;reg[1:0] select;reg clock;wire outw;initialbeginain=0;bin=0;cin=0;din=0;select=2'b00;clock=0;endalways #50 clock=~clock;always @(posedge clock)begin#1 ain={$random} %2;#3 bin={$random} %2;#5 cin={$random} %2;#7 din={$random} %2;endalways #1000 select[0]=!select[0];always #2000 select[1]=!select[1];mux4_to_1 m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0])); endmodule4 仿真图形：实验3：用 Verilog HDL 程序实现十进制计数器1实验要求:(1) 编写十进制计数器的 Veirlog HDL 程序. 有清零端与进位端, 进位端出在输出为 9 时为高电平.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2 实验程序：module counter_10c (Q, clock, clear, ov);output [3:0] Q;output ov;input clock, clear;reg [3:0] Q;reg ov;initial Q=4'b0000;always @ (posedge clear or negedge clock)beginif (clear)Q<=4'b0;else if (Q==8)beginQ<=Q+1;ov<=1'b1;endelse if (Q==9)beginQ<=4'b0000;ov<=1'b0;endelsebeginQ<=Q+1;ov<=1'b0;endendendmodule3 测试基准：`include"./counter_10c.v"module counter_10c_tb;wire[3:0] D_out;reg clk,clr;wire c_out;reg[3:0] temp;initialbeginclk=0;clr=0;#100 clr=1;#20 clr=0;endalways #20 clk=~clk;counter_10c m_1(.Q(D_out),.clear(clr),.clock(clk),.ov(c_out)); endmodule4 仿真波形：实验4 ：用 Verilog HDL 程序实现序列检测器1 实验要求:、(1) 编写序列检测器的 Veirlog HDL 程序. 检测串行输入的数据序列中是否有目标序列5'b10010, 检测到指定序列后, 用一个端口输出高电平表示.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2试验程序：module e15d1_seqdet( x, z, clk, rst);input x,clk, rst;output z;reg [2:0] state;wire z;parameter IDLE = 3 'd0,A = 3'd1,B = 3'd2,C = 3'd3,D = 3'd4,E = 3'd5,F = 3'd6,G = 3'd7;assign z =(state==D && x==0)?1:0;always @(posedge clk or negedge rst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE: if(x==1)state<=A;else state<=IDLE;A: if (x==0)state<=B;else state<=A;B: if (x==0)state<=C;else state<=F;C: if(x==1)state<=D;else state<=G;D: if(x==0)state<=E;else state<=A;E: if(x==0)state<=C;else state<=A;F: if(x==1)state<=A;else state<=B;G: if(x==1)state<=F;else state <=G;default: state<=IDLE;endcaseendmodule３测试基准：`include"e15d1_seqdet.v"`timescale 1ns/1ns`define halfperiod 20module e15d1_seqdet_tb;reg clk, rst;reg [23:0] data;wire z;reg x;initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data= 20 'b1100_1001_0000_1001_0100;#(`halfperiod*1000) $stop;endalways #(`halfperiod) clk=~clk;always @ (posedge clk)begin#2 data={data[22:0],data[23]};x=data[23];ende15d1_seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); endmodule４仿真波形：。

计数器1、实现目标及介绍实验实现了一个简易的计数器，计数范围可达899（0~899），通过key4按键计数，每按下一次，计数加一，百位数显示在led上，个位与十位显示在数码管上。

为十进制计数，数码管1计数到九后置零。

数码管2获得进位加一，数码管2到9后当再次获得个位进位时再次向百位进一，点亮led1，每百位点亮一个led。

此外key4为清零键，可随时按键清零。

2、效果展示计数99清零计数100视频展示（双击观看）3、代码实现与模块分析1.顶层模块module jishuqi(input wire clk,rst, //时钟和复位输入input wire key1, //拨码计output wire [7:0]led,output wire [8:0] segment_led_1,segment_led_2 //数码管输出);wire key_pulse;reg [7:0] cnt; //计时计数器reg [7:0] hud; //百位计数initial hud[7:0] <= 8'b11111111;always @(posedge clk or negedge rst)begin //数码管显示要按照十进制的方式显示if(!rst)begin cnt <= 8'h00;hud [7:0] <= 8'b11111111;endelse if(key_pulse)beginif(cnt[3:0] == 4'd9) //个位进位判断begincnt[3:0] <= 4'd0;if(cnt[7:4] == 4'd9 ) //十位进位判断begincnt[7:4] <= 4'd0;hud[7:0] <= hud[7:0] - 1'b1;endelsecnt[7:4] <= cnt[7:4] + 1'b1;endelse cnt[3:0] <= cnt[3:0] + 1'b1;endelsecnt <= cnt;endassign led = hud;//例化调用数码管显示模块segment u2(.seg_data_1 (cnt[7:4]), //g_data input.seg_data_2 (cnt[3:0]), //g_data input.seg_led_1 (segment_led_1), //MSB~LSB = SEG,DP,G,F,E,D,C,B,A.seg_led_2 (segment_led_2) //MSB~LSB = SEG,DP,G,F,E,D,C,B,A);//例化调用消抖模块debounce u1 (.clk (clk),.rst (rst),.key (key1),.key_pulse (key_pulse));endmodule2.数码管显示模块module segment (seg_data_1,seg_data_2,seg_led_1,seg_led_2);input [3:0] seg_data_1;//数码管需要显示0~9十个数字，所以最少需要4位输入做译码input [3:0] seg_data_2; //小脚丫上第二个数码管output [8:0] seg_led_1;//在小脚丫上控制一个数码管需要9个信号MSB~LSB=DIG、DP、G、F、E、D、C、B、Aoutput [8:0] seg_led_2;//在小脚丫上第二个数码管的控制信号MSB~LSB=DIG、DP、G、F、E、D、C、B、Areg [8:0] seg [9:0];//定义了一个reg型的数组变量，相当于一个10*9的存储器，存储器一共有10个数，每个数有9位宽initial//在过程块中只能给reg型变量赋值，Verilog中有两种过程块always和initial //initial和always不同，其中语句只执行一次beginseg[0] = 9'h3f; //对存储器中第一个数赋值9'b00_0011_1111,相当于共阴极接地，DP点变低不亮，7段显示数字0seg[1] = 9'h06; //7段显示数字 1seg[2] = 9'h5b; //7段显示数字 2seg[3] = 9'h4f; //7段显示数字 3seg[4] = 9'h66; //7段显示数字 4seg[5] = 9'h6d; //7段显示数字 5seg[6] = 9'h7d; //7段显示数字 6seg[7] = 9'h07; //7段显示数字7seg[8] = 9'h7f; //7段显示数字8seg[9] = 9'h6f; //7段显示数字9endassign seg_led_1 = seg[seg_data_1]; //连续赋值，这样输入不同四位数，就能输出对于译码的9位输出assign seg_led_2 = seg[seg_data_2];endmodule3.按键消抖模块//按键消抖module debounce (clk,rst,key,key_pulse);parameter N = 2; //要消除的按键的数量input clk;input rst;input [N-1:0] key; //输入的按键output [N-1:0] key_pulse; //按键动作产生的脉冲reg [N-1:0] key_rst_pre; //定义一个寄存器型变量存储上一个触发时的按键值reg [N-1:0] key_rst; //定义一个寄存器变量储存储当前时刻触发的按键值wire [N-1:0] key_edge; //检测到按键由高到低变化是产生一个高脉冲//利用非阻塞赋值特点，将两个时钟触发时按键状态存储在两个寄存器变量中always @(posedge clk or negedge rst)beginif (!rst)beginkey_rst <= {N{1'b1}}; //初始化时给key_rst赋值全为1，{}中表示N个1key_rst_pre <= {N{1'b1}};endelsebeginkey_rst <= key; //第一个时钟上升沿触发之后key的值赋给key_rst,同时key_rst的值赋给key_rst_prekey_rst_pre <= key_rst; //非阻塞赋值。

verilog实验报告Verilog实验报告引言：Verilog是一种硬件描述语言（HDL），用于设计和模拟数字电路。

它是一种高级语言，能够描述电路的行为和结构，方便工程师进行数字电路设计和验证。

本实验报告将介绍我在学习Verilog过程中进行的实验内容和所获得的结果。

实验一：基本门电路设计在这个实验中，我使用Verilog设计了基本的逻辑门电路，包括与门、或门和非门。

通过使用Verilog的模块化设计，我能够轻松地创建和组合这些门电路，以实现更复杂的功能。

我首先创建了一个与门电路的模块，定义了输入和输出端口，并使用逻辑运算符和条件语句实现了与门的功能。

然后，我创建了一个测试模块，用于验证与门的正确性。

通过输入不同的组合，我能够验证与门的输出是否符合预期。

接下来，我按照同样的方法设计了或门和非门电路，并进行了相应的测试。

通过这个实验，我不仅学会了使用Verilog进行基本门电路的设计，还加深了对逻辑电路的理解。

实验二：时序电路设计在这个实验中，我学习了如何使用Verilog设计时序电路，例如寄存器和计数器。

时序电路是一种具有状态和时钟输入的电路，能够根据时钟信号的变化来改变其输出。

我首先设计了一个简单的寄存器模块，使用触发器和组合逻辑电路实现了数据的存储和传输功能。

然后，我创建了一个测试模块，用于验证寄存器的正确性。

通过输入不同的数据和时钟信号，我能够观察到寄存器的输出是否正确。

接下来，我设计了一个计数器模块，使用寄存器和加法电路实现了计数功能。

我还添加了一个复位输入，用于将计数器的值重置为初始状态。

通过测试模块，我能够验证计数器在不同的时钟周期内是否正确地进行计数。

通过这个实验，我不仅学会了使用Verilog设计时序电路，还加深了对触发器、寄存器和计数器的理解。

实验三：组合电路设计在这个实验中，我学习了如何使用Verilog设计组合电路，例如多路选择器和加法器。

组合电路是一种没有状态和时钟输入的电路，其输出只取决于当前的输入。

十进制加减法计数器1.实验要求（1）在Modelsim环境中编写十进制加减法计数器程序；（2）编译无误后编写配套的测试程序；（3）仿真后添加信号，观察输出结果。

2.设计程序如下module decade_counter#(parameter SIZE=4)(input clock,load_n,clear_n,updown,input [SIZE-1:0]load_data,output reg [SIZE-1:0]q);always@(negedge load_n,negedge clear_n,posedge clock)if (!load_n)q<=load_data;else if (!clear_n)q<=0;else //clockif(updown)q<=(q+1)%10;elsebeginif(q==0)q<=9;elseq<=q-1;endendmodule3.测试程序如下`timescale 1ns/1nsmodule test_decade_counte;reg clock,load_n,clear_n,updown;reg [3:0]load_data;wire [3:0]q;decade_counter T1(clock,load_n,clear_n,updown,load_data,q);initialbeginclock=0;clear_n=0;#30 clear_n=1;load_n=0;load_data=7;#30 load_n=1;updown=0;#300 updown=1;#300 updown=0;#300 updown=1;#300 $stop;endalways#10 clock=~clock;always@(q)$display("At time%t,q=%d",$time,q);endmodule4．波形如下5.测试结果如下# At time 0,q= 0# At time 30,q= 7# At time 70,q= 6# At time 90,q= 5# At time 110,q= 4# At time 130,q= 3# At time 150,q= 2# At time 170,q= 1# At time 190,q= 0# At time 210,q= 9# At time 230,q= 8# At time 250,q= 7# At time 270,q= 6# At time 290,q= 5# At time 310,q= 4# At time 330,q= 3# At time 370,q= 3 # At time 390,q= 4 # At time 410,q= 5 # At time 430,q= 6 # At time 450,q= 7 # At time 470,q= 8 # At time 490,q= 9 # At time 510,q= 0 # At time 530,q= 1 # At time 550,q= 2 # At time 570,q= 3 # At time 590,q= 4 # At time 610,q= 5 # At time 630,q= 6 # At time 650,q= 7 # At time 670,q= 6 # At time 690,q= 5 # At time 710,q= 4 # At time 730,q= 3 # At time 750,q= 2 # At time 770,q= 1 # At time 790,q= 0 # At time 810,q= 9 # At time 830,q= 8 # At time 850,q= 7 # At time 870,q= 6 # At time 890,q= 5 # At time 910,q= 4 # At time 930,q= 3 # At time 950,q= 2 # At time 970,q= 3 # At time 990,q= 4 # At time 1010,q= 5 # At time 1030,q= 6 # At time 1050,q= 7 # At time 1070,q= 8 # At time 1090,q= 9 # At time 1110,q= 0 # At time 1130,q= 1 # At time 1150,q= 2 # At time 1170,q= 3 # At time 1190,q= 4 # At time 1210,q= 5# At time 1250,q= 7。

西安邮电學院基于Verilog的数字电路模拟实验系部名称：通信与信息工程学院学生姓名：张宏扬专业名称：通信工程班级：通工0809学号：03081469（01）时间：2010年12月20号实验题目门级建模仿真实验一、实验内容设计的一个带有清零的顺序输出结果的计数器，q从0计数到15二、技术规范1、输入引脚：reset,clk；输出引脚：q。

2、功能：这时也个具有清零的计数器，从0到15输出的。

在其中用到了T触发器和D触发器来实现它的功能。

三、实验步骤1、在modulesim软件中对设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真。

四、源代码://脉动进位计数器顶层模块module ripple_carry_counter(q,clk,reset);output [3:0]q;input clk,reset;//生成了4个T触发器（T_FF）的实例，每个都有自己的名字T_FF tff0(q[0],clk,reset);T_FF tff1(q[1],q[0],reset);T_FF tff2(q[2],q[1],reset);T_FF tff3(q[3],q[2],reset);endmodule//触发器T_FFmodule T_FF(q,clk,reset);output q;input clk,reset;wire d;D_FF dff0(q,d,clk,reset);not n1(d,q); //非门(not)是Verilog语言的内置原语部件(primitive)endmodule//D触发器(D_FF)//带异步复位的D触发器(D_FF)module D_FF(q,d,clk,reset);output q;input d,clk,reset;reg q;//可以有许多种新结构，不考虑这些结构的功能，只需要注意设计块是如何以自顶向下的方式编写的always @(posedge reset or negedge clk)if (reset)q<= 1'b0;elseq<= d;endmodulemodule stimulus;reg clk;reg reset;wire [3:0]q;//引用已经设计好的模块实例ripple_carry_counter r1(q,clk,reset);//控制驱动设计块的时钟信号，时钟周期为10个时间单位initialclk = 1'b0; //把clk设置为0always#5 clk = ~clk; //每5个时间单位时钟翻转一次//控制驱动设计块的reset信号initialbeginreset = 1'b1;#15 reset = 1'b0;#180 reset = 1'b1;#10 reset = 1'b0;#20 $finish; //终止仿真end//监视输出initial$monitor($time, "Output q = %d",q);endmodule五、仿真结果及分析实验题目 RS锁存器一、实验内容带有延迟的RS锁存器，写出其带有延迟的Verilog门级描述。

实验五计数器设计一、实验目的:1）复习计数器的结构组成及工作原理。

2）掌握图形法设计计数器的方法。

3）掌握Verilog HDL语言设计计数器的方法。

4）进一步熟悉设计流程、熟悉数字系统实验开发箱的使用。

二、实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）用图形法设计一个十进制计数器, 仿真设计结果。

下载, 进行在线测试。

用Verilog HDL语言设计一个十进制的计数器（要求加法计数；时钟上升沿触发；异步清零, 低电平有效；同步置数, 高电平有效）, 仿真设计结果。

下载, 进行在线测试。

四、实验截图1）原理图:2）仿真波形:3）文本程序:5）波形仿真:五、实验结果分析、体会:这次实验, , 由于试验箱有抖动, 故在原理图上加了去抖电路, 但是在波形仿真的时候无需考虑抖动, 所以我在波形仿真的时候将去抖电路消除了, 方便观察实验六累加器设计一、实验目的:1）学习了解累加器工作原理;2)了解多层次结构的设计思路;3）学会综合应用原理图和文本相结合的设计方法。

实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）在文本输入方式下设计分别设计出8位的全加器和8位的寄存器, 并分别存为add8_8.v和reg8.v;3） 2）在原理图输入方式下通过调用两个模块设计出累加器电路, 并存为add8.bdf, 进行功能仿真;下载, 进行在线测试。

四、实验截图1）8位累加器原理图:2）波形仿真:3）文本输入8位加法器语言及符号:生成元器件:4）文本输入8位寄存器:生成图元:五、实验总结:通过本次实验, 学习了解累加器工作原理, 了解多层次结构的设计思路, 学会综合应用原理图和文本相结合的设计方法。