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ZYNQ开发入门

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ZYNQ开发⼊门

第9章 ZedBoard⼊门

前⾯⼤家已经对ZYNQ架构以及相应的开发⼯具有⼀定的认识，接下来我们将带领⼤家来⼀起体验ZYNQ，体验软硬件协同设计的魅⼒。由于时间的关系，下⾯的⼀些实验（本章及后续章节的实验）可能有不完善的地⽅，欢迎读者向我们反馈。9.1 跑马灯

本实验将指导⼤家使⽤Vivado 集成设计环境创建本书的第⼀个Zynq设计。这⾥，我们使⽤跑马灯这个⼊门实验来向⼤家介绍Vivado IDE的IP Integrator环境，并在Zedboard上实现这个简单的Zynq嵌⼊式系统。之后，我们将会使⽤SDK创建⼀个简单的软件应⽤程序，并下载到Zynq的ARM处理器中，对在PL端实现的硬件进⾏控制。本实验分为三个⼩节来向⼤家进⾏介绍：第⼀节我们将使⽤Vivado IDE创建⼀个⼯程。

在第⼀节的基础上，第⼆节我们将继续构建⼀个Zynq嵌⼊式处理系统，并将完成后的硬件导⼊到SDK中进⾏软件设计。

最后⼀节我们将使⽤SDK编写ARM测试应⽤程序，并下载到ZedBoard上进⾏调试。

实验环境：Windows 7 x64操作系统， Vivado2013.4，SDK 2013.49.1.1 Vivado⼯程创建

1)双击桌⾯Vivado快捷⽅式，或者浏览Start > All Programes > Xilinx Design Tools > Vivado

2013.4 > Vivado 2013.4来启动Vivado.

2)当Vivado启动后，可以看到图9-1的Getting Started页⾯。

图9- 1 Vivado 开始界⾯3)选择Create New Project选项，图9-2所⽰的New Project 向导将会打开，点击Next。

图9- 2 New Project 对话框4)在Project Name对话框中，输⼊first_zynq_design作为Project name, 选择C:/XUP/Zed作为

Project location，确保Create project subdirectory被勾选上，如图9-3，点击Next。

图9- 3 Project Name对话框5)在Project Type对话框中，选择RTL Project，确保Do not specify sources at this time选项没有

被勾选，如图9-4，点击Next。

图9- 4 Project Type对话框6)在Add Source对话框中，选择Verilog作为⽬标语⾔，如果你对VHDL熟悉的话，你也可以

选择VHDL，如果这⾥你忘记了选择，在⼯程创建完成后，也可以在⼯程设置中选择你熟悉的HDL语⾔。如果你已经有了源⽂件，在这⾥就可以选择Add file或者Adddirectory进⾏添加，由于我们没有任何的源⽂件，所以这⾥我们直接点击Next即可，如图9-5。

图9- 5 添加源⽂件7)在Add Existing IP对话框中，点击Next。

8)在Add Constraints对话框中，点击Next。

9)在Default Part对话框中，在Specify框中选择Boards选项，在下⾯的Board列表中选择

ZedBoard Zynq Evaluation and Development Kit，点击Next，如图9-6。

图9- 6 芯⽚选择10)在New Project Summary对话框中，点解Finish完成⼯程创建，⾄此，我们已经使⽤Vivado

创建了⼀个Zynq设计的⼯程框架，图9-7为Vivado的⼯程界⾯，在第四章我们已经对该界⾯进⾏过介绍，如果还不熟悉的读者再回到前⾯复习⼀下。下⾯我将使⽤FlowNavigator的IP Integrator功能完成第⼆节的嵌⼊式系统设计。

图9- 7 Vivado⼯程界⾯9.1.2 在Vivado 中创建Zynq 嵌⼊式系统

这⼀节我们将创建⼀个简单的Zynq 嵌⼊式系统，该系统使⽤Zynq PL 部分实现⼀个通⽤I/O 控制器 (GPIO)，控制器同ZedBoard 上的8个LED 相连接，并且通过AXI 总线连接到PS 端，这样我们就可以通过将要在第三⼩节中实现的ARM 应⽤程序来对LED 进⾏控制。系统结构图如图9-8所⽰。

图9- 8

系统结构图 1) 创建⼀个Block Design 。在Flow Navigator 窗⼝中展开IP Intergrator ，选择Create Block Design ，

如图9-9。

图9- 9 创建Block Design2) 在Block Design 对话框中输⼊zynq_system_1作为Design name ，如图9-10，点击OK 继续。这时，

在workplace 区域将会打开IP Integrator 的图表画布，我们将在这个空⽩区域中像画画⼀样的构建⾃⼰的系统。这⾥操作的最⼩单位是IP 核，Xilinx 官⽅还有⼀些第三⽅机构给我们提供了很多的免费IP 核，你可以直接在这⾥添加使⽤，当然，⽤户也可以⾃定义⾃⼰的IP 核，然后

添加到⼯程中使⽤，或者提供给其他⽤户使⽤，在13章第⼀节我们将会向⼤家介绍如何制作⾃⼰的IP核。

图9- 10 输⼊设计名称3)在空⽩画布中，右键空⽩区域，并选择Add IP选项，或者点击画布最上⽅的绿⾊提⽰信息中的

Add IP链接，如图9-11。

4)这时⼀个IP核列表将会弹出，在Search⼀栏输⼊Zynq，在搜索结果列表中双击ZYNQ7

Processing System添加PS端的IP核到画布中，如图9-12所⽰。由于我们使⽤的是ZedBoard，这⼀步完成后Vivado会对Zynq处理器进⾏相应的配置。同时在IDE的下⾯，选择TCL Console 你将看到如下的信息，其实我们在Vivado图形化界⾯所做的所有操作都将转化为TCL命令来执⾏。create_bd_cell -type ip -vlnv http://www.doczj.com/doc/489599873.html :ip:processing_system7:5.3 processing_system7_0

图9- 11 添加IP

图9- 12 添加PS IP核

在空⽩画布中，可以看到ZYNQ7 Processing System被以图形化的⽅式添加进来，当前的IP模块是⼀个初始化界⾯，如果要使这个模块能在ZedBoard⼯作起来，⾸先对其进⾏相应的配置。5)双击ZYNQ7 Processing System模块，打开其配置界⾯，如图9-13所⽰，⾸先先来熟悉⼀下这个

界⾯。Documentation：提供该IP模块相关的⽂档帮助。

Page Navigator: 这⾥提供了该IP模块的详细配置列表。Zynq Block Design页⾯显⽰了ZYNQ7 Processing System的总体概貌，我们可以通过点击绿⾊部分对相应的模块进⾏查看或者配

置；PS-PL Configuration页⾯提供了PS到PL的相关接⼝配置信息以及PS部分⼀些配置信

息；Peripheral I/O Pins页⾯主要是对⼀些通过外设接⼝的配置；MIO Configuration页⾯主

要是对MIO以及EMIO的分配控制。Clock Configuration页⾯主要是对PS端时钟资源的配

置及管理。DDR Configuration页⾯主要是对DDR控制器⼀些参数的配置。Interrupts页⾯

主要是对中断进⾏配置管理。Presets:这⾥主要提供了⼀些开发板的预定义配置功能，Vivado将会按照已经设置好的配置信息来对该IP核进⾏配置，⽽不需要我⼿动的来配。点击该按钮，我们可以看到Vivado现

在已经⽀持的开发板有Microzed、ZC702、ZC706、ZedBoard以及⼀个Default配置选项。Import XPS Settings：这个功能主要是将XPS中的ZYNQ7 Processing System的配置信息导⼊进来，其实就是导⼊⼀个xml⽂件。由于我们使⽤的是ZedBoard开发板，且只⽤到Vivado

提供的默认配置，所以这⾥选择Presets > Zedboard，点击OK来完成对ZYNQ7 Processing System的配置。下⼀步我们将要连接PS端的DDR与FIXED_IO接⼝到顶层接⼝。6)左建选择ZYNQ7 Processing System模块上的DDR接⼝，当光标变成笔装的时候右键并选择

Make External，如图9-14，对于FIXED_IO使⽤同样的⽅法。

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图9- 13 ZYNQ7 Processing System界⾯

注：5、6两步更加简单的⽅法是点击Diagram顶端的Run Block Automation设计协助链接来完成对ZYNQ7 Processing System IP核的配置并将DDR与FIXED_IO MakeExternal，如图9-15所⽰。当选择

/processing_system7_0的时候，相应的IP核图形界⾯会变成⾼亮显⽰，表⽰其已被选中，并将会被⾃动配置。在弹出的Run Block Automation对话框中确保Apply BoardPreset被勾选，否则其只会将DDR 与FIXED_IO 连接到顶层端⼝，⽽不会对ZYNQ7进⾏默认配置。如果你在⼿动完成了ZYNQ7的配置⼜要使⽤Run Block Automation这个功能，那么⼀定要确保Apply Board Preset选项没有被选中，否则它将会使⽤默认配置来覆盖你原来的配置。

图9- 14 Make External Interface 操作

图9- 15 Run Block Automation-ZYNQ

当完成了ZYNQ7 Processing System IP核的添加并对其进⾏配置后，你的Block Design应该如图9-16所⽰。下⾯将添加AXI GPIO IPcore到系统中，该IP核被放在PL端，通过AXI总线同ARM 相连接，并通过GPIO接⼝控制ZedBoard上的8个LED⼩灯。我们将使⽤IP Integrator 的设计协助⼯具来将AXI GPIO连接到PS端。

图9- 16 ZYNQ7 Processing System 外部连接7)右键Diagram窗⼝的空⽩区域，在弹出的菜单列表中选择Add IP选项，在搜索栏中输⼊GPIO，

并在搜索结果列表中双击AXI GPIO将该IP添加到系统中。8)在Diagram窗⼝顶部点击Run Connection Automation链接，并选择/axi_gpio_0/S_AXI选项,这时

可以看到GPIO IPcore的S_AXI接⼝被⾼亮显⽰，如图9-17,点击OK完成。

图9- 17 Run Connection Automation-GPIO

这时可以看到有两个新的IP模块⾃动被添加了进来：Processor System Reset: 这个IP提供⼀个定制化的Reset功能，包括所有外设，互联以及处理器⽣。

AXI Interconnect：提供AXI 总线互联控制，它将PL端外设同PS端连接起来。

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零基础学习ZYNQSOCLinux开发

零基础学习ZYNQSOCLinux开发

零基础学习ZYNQSOCLinux开发

说到学习ZYNQ+SOC+Linux开发，我认为主要应该细分为lian两大点：zynq，soc合为一个

点，linux为一个点。下面我就给大家介绍学习的流程和路线。

二，如果各位能按部就班的阅读并自己动手编写测试《ZYNQ+SOC修炼秘籍-最全面的pdf》里

面的内容，我相信大家对于zynq的硬件部分已经足够了解，并且能够写出基于FPGA+ARM构架

的裸奔程序应用了。

那么接下来，我们就应该学习管如何在zynq平台上搭建Linux操作系统了。

三，在完成了u-boot的编译，kernel的编译，设备树的编译，文件系统的编译挂载后，一个完整

的Linux系统就搭建成功了。不过我相信在过程中肯定会遇到或多或少的各种各样的问题，在此

本人为大家分享一些在过程中遇到的问题以及解决方法，水平有限望大神勿喷。

（4）以上问题都解决了后，自然是想自己动手编写Linux下的驱动咯。只有有了驱动才能使得

FPGA为Linux所用，那么接下来给大家分享几个编写Linux下的axi dma驱动的资料供大家参考。

四，以上介绍大部分均为本人在学习，做项目时的总结，在此分享给大家，希望对广大的学习

群体有所帮助，本人水平有限，在此希望各路大神们勿喷。接下来就靠大家自己努力加油了！

Zynq入门之GPIO操作与示例

Zynq入门之GPIO操作与示例

Zynq⼊门之GPIO操作与⽰例

ZYNQ中的PS部分与PL部分是独⽴的，可以独⽴运⾏，那么我们对于ZYNQ的学习研究就可以结合嵌⼊式学习的⽅法来进⾏。

⾸先是GPIO的使⽤，基于ZYNQ的特殊性，其GPIO分为MIO(multiuse I/O)和EMIO(extendable multiuse I/O)两种，GPIO的相关信号被分为了4个bank，bank0与bank1为MIO信号，bank2与bank3为EMIO信号，MIO具有54根三态GPIO引脚，EMIO可以达到192根信号，64根输⼊，128根输出。由XILINX的官⽅⽂件还可以看出，EMIO是与PL部分直接相连的。

MIO与EMIO的控制寄存器主要有以下部分

控制寄存器的位宽及每个寄存器的作⽤均给出了详细的解释。

以最基本的使⽤GPIO点灯为例，直接使⽤XPS+SDK进⾏设计。

⾸先打开XPS，进⾏PS部分的设计，这部分设计主要是针对PS中IO，uart，interrupt(均为IP核的形式)等进⾏定义，相当于在⼀个平台上搭积⽊，需要哪⼀部分的功能就将那部分的功能加⼊平台中。

我们使⽤BSB(Base System Builder) Wizard板级开发向导新建⼀个项⽬，输⼊⽂件名地址。

选择ZC702这块板卡，选项均为默认。

删除SW与LED外设。

在system assembly view中可以看到外设，XILINX公司为我们提供了ZEDboard的初始化⽂件zedboard_Revc_v1或v2,可以使⽤这个⽂件对zedboard的外设进⾏初始化。单击import，导⼊zedboard_Revc_v1即完成了ZEDboard的外设初始化。

添加GPIO的IP核AXI_General Purpose I/O，使⽤channel1，位宽为1，使⽤process_system7.0连接。在Bus Interface中可以看到添加的GPIO挂载到了processing_system7下。

ZYNQSOC入门基础（二）MIO实验

ZYNQSOC入门基础（二）MIO实验

ZYNQSOC入门基础（二）MIO实验

1.1 GPIO简介

ZYNQ7000 系列芯片有54个MIO（multiuse I/O），它们分配在ＧPIO的Bank0和NBank1 隶属于PS的部分，这些IO与PS直接相连。不需要添加引脚约束，MIO信号对PL部分是透明的，不可见。所以对MIO的操作可以看是对纯PS的操作。

GPIO的控制和状态寄存器的基地址为：0xE000_A000,在SDK下对软件操作底层都是对应于内存地址空间的操作。

可以看到 bank0和bank1属于MIO，一共有54个端口。bank2和bank3属于EMIO，一共有64个端口。

Bank0：MIO[31:0]

Bank1: MIO[53:32]

Bank2: EMIO[31:0]

Bank3: EMIO[63:32]

其中Bank0有32个GPIO引脚，Bank1有22个GPIO引脚，共54个GPIO引脚直接通过MIO连接到PS上，每个引脚可以通过寄存器设置来确定该引脚为输入、输出或者中断。因为54个MIO引脚直接连接到PS上，像其他普通ARM一样可以直接通过SDK进行编程。

Bank2和Bank3通过EMIO接口将CPU的GPIO连接到PL部分的引脚上，其中每个Bank各有32个引脚。通过EMIO扩展的GPIO连接到Pl上，可以在PL部分进行逻辑设计，进行特定功能的IP核定制。然后在PS部分，想控制普通的MIO一样进行编程。ui那次，使用EMIO引脚必须通过Block Dedign 金总设计，然后再PS部分使用SDK进行编程控制

1.2 MIO内部构造分析

DATA_R0: DATA_R0 寄存器是读取GPIO引脚值寄存器，不论该GPIO引脚配置为输入还是输出，都能正确的读取该GPIO引脚值。如果该引脚的功能没有配置为GPIO功能，读取的值为随机值，因为该寄存器只能读取GPIO引脚值。

DATA： 当GPIO引脚配置为输出时，DATA寄存器的值是要输出到GPIO引脚上的数值。当读取该寄存器的数值时，结果是前一次写入DATA寄存器里的数值，而不是当前GPIO引脚的数值。

多少“矿板”吃灰中：Zynq学习笔记——“矿板”小试FPGA开发流程

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Xilinx Zynq系列是带有ARM Cortex-A系列CPU核的FPGA，前几年流落到二手市场上的“矿板”就以Zynq 7010为核心，可以说是最廉价的Zynq实验平台了。淘个这样的板子，再另外找个Xilinx的JTAG就可以玩FPGA和ARM Linux. 因为玩的人多，网上有资料，还有别人做过的扩展板可以参考。本坛大佬们早就玩过了。我三年前就买了一块，但一直是闲置状态，直到现在才想来搞搞。

这块EBAZ4025板子接上12V电源就可以工作了，有RJ45网口，板子上有焊盘可以自己焊上TF卡座、UART接口、JTAG口，就相当于一个完整的ARM Linux板子（板载DDR3 SDRAM 256MB，NAND Flash 128MB），还有若干FPGA I/O引出来到双列排针座，方便自己分配用途。

EBAZ4025通电以后上面的Linux就启动了，通过UART连接可以看到uboot和Linux输出的信息。我是要把它作为FPGA开发来用的，所以先直接焊上JTAG排针连接调试器，电脑软件可以识别到JTAG 扫描链上有两个设备，一个是FPGA，一个是ARM CPU。

Zynq的内部分为两个系统，一个叫PS，就是ARM CPU以及外设，包括DDR内存控制器、DMA等等这些ARM运行依赖的部件；另一个系统叫PL，就相当于传统的FPGA. 这两部分之间有很多种方式可以通信，就可以比结合FPGA和ARM的各自优点来处理复杂的任务了。

Zynq 7000系列的IO引脚也分为PS和PL各自管理的的，PS部分引脚有固定的用途，和开发FPGA时写引脚约束不同。根据矿板的电路图了解到，两个LED是连接到PL部分的，而UART直接接的是PS的MIO。

学习Zynq的开发可以参考网上的教程。这玩意门槛稍微高一点，先得下载Vivado安装，为了开发ARM的程序还要安装SDK，都是很庞大的软件。如果熟悉了的话Vivado操作起来也很快，但头几次么……