寄存器组的设计与实现预习

寄存器和锁存器设计实验报告总结一、实验内容学习寄存器和锁存器的基本概念、分类以及工作原理；利用基本电路元件搭建寄存器和锁存器的电路结构；进行实验验证，并分析实验结果。

二、实验步骤确定实验目的和要求；学习寄存器和锁存器的基本概念、分类以及工作原理；根据实验要求，利用基本电路元件搭建寄存器和锁存器的电路结构；对搭建好的电路进行实验验证；分析实验结果并撰写实验报告。

三、实验原理寄存器是一种用于存储数据的器件，它可以暂时存储数据并在需要时将其取出使用。

根据存储方式的不同，寄存器可以分为随机访问寄存器（RAM）和只读存储器（ROM）等类型。

其中，RAM是一种能够被多次读取的存储器件，而ROM则是一种只能被读取一次的存储器件。

锁存器是一种能够保持输入信号不变的器件。

当输入信号为高电平时，锁存器的输出端也会变为高电平；当输入信号为低电平时，锁存器的输出端也会变为低电平。

锁存器的特点是能够将输入信号暂时保存下来，以便后续使用。

四、实验过程及结果分析在搭建寄存器电路时，我们采用了与门、或门、非门等基本逻辑门电路来实现寄存器的读写功能。

具体来说，我们将一个触发器作为主控单元，通过控制触发器的输入端来实现数据的读写操作。

同时，为了保证数据的安全性，我们在主控单元周围添加了一个锁存器来进行数据的保护。

在搭建锁存器电路时，我们同样采用了与门、或门、非门等基本逻辑门电路来实现锁存器的开关功能。

具体来说，我们将一个触发器作为主控单元，通过控制触发器的输入端来实现数据的开关操作。

同时，为了保证数据的稳定性，我们在主控单元周围添加了一个与门来实现数据的同步更新。

五、结论与展望通过本次实验的学习与实践，我们深入了解了寄存器和锁存器的基本原理和应用场景。

同时，我们也掌握了一些基本的电路设计和调试技巧。

在未来的学习和工作中，我们将继续深入研究计算机组成原理的相关知识和技术，不断提升自己的实践能力和创新能力。

青岛理工大学实验报告实验课程：计算机组成原理I Array实验日期：2014年10月15日，交报告日期：2014年11月日，成绩：实验地点：现代教育技术中心305（计算机实验室）计算机工程学院，计算机科学与技术专业，班级：计算122班实验指导教师：龚玉玺批阅教师：龚玉玺一、实验课题一、主要元件设计1．16位寄存器功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。

2．地址译码器功能要求：3-8译码器二、顶层设计用层次结构设计的方法设计一个通用寄存器组。

包括8个16位寄存器，1个地址译码器等元件。

功能要求：每个寄存器能够同步并行置数，异步复位（清零），三态输出。

每个都可以（用地址）独立访问三、仿真设计仿真波形数据，要考虑到所有可能的情况。

在实验报告中必须清楚说明仿真波形数据是怎样设计的。

四、深入的课题①上面设计的通用寄存器组，每次只能访问一个寄存器。

如果想同时访问两个寄存器，应该怎样设计？②16位的寄存器每次读/写都是一个16位字，如果需要写入的是8位的字，即将8位的字写到16位寄存器的高8位或低8位（例如，16位寄存器A由AH和AL两个8位的寄存器组成），读出时，可一次读16位。

应该怎样设计二、逻辑设计端口说明：A(1-3):输入信号 S(1-3):使能端 Y(0-7):输出端口功能表：321逻辑函数：S A A A Y ⋅⋅⋅=)(0120，S A A A Y ⋅⋅⋅=)(0121，S A A A Y ⋅⋅⋅=)(0122 S A A A Y ⋅⋅⋅=)(0123，S A A A Y ⋅⋅⋅=)(0124，S A A A Y ⋅⋅⋅=)(0125 S A A A Y ⋅⋅⋅=)(0126，S A A A Y ⋅⋅⋅=)(0127十六位寄存器系统框图端口说明： A(0-15):输入 D(0-15):输出 Clk:时钟信号r,chip,z:分别是异步清零信号，片选信号，三态输出 rw,：分别是读写控制信号功能表：十六位寄存器组系统框图端口说明： AI(0-3):给译码器的输入z,r,clk,rw:分别是三态输出，异步置零，时钟，读写控制 A(0-15):数据输入 D(0-15):数据输出十六位寄存器逻辑图1、3-8译码器：--Decodelibrary ieee;use ieee.std_logic_1164.all;entity decode isport(s1,s2,s3: in std_logic;--使能端A : in std_logic_vector(2 downto 0);--输入Y : out std_logic_vector(7 downto 0)--输出);end decode;architecture de_behave of decode issignal s: std_logic;begins<=s1 and (not s2) and (not s3);Y(0)<=not( ((not A(2)) and (not A(1)) and (not A(0))) and s );Y(1)<=not( ((not A(2)) and (not A(1)) and A(0)) and s);Y(2)<=not( ((not A(2)) and A(1) and (not A(0))) and s );Y(3)<=not( (not A(2) and A(1) and A(0)) and s);Y(4)<=not( (A(2) and (not A(1)) and (not A(0))) and s);Y(5)<=not( (A(2) and (not A(1)) and A(0)) and s);Y(6)<=not( (A(2) and A(1) and (not A(0))) and s);Y(7)<=not( (A(2) and A(1) and A(0)) and s);end de_behave;2、十六位寄存器：--十六位寄存器library ieee;use ieee.std_logic_1164.all;entity Sixteen_Register isport( --clk:时钟信号(上升沿有效)--r:异步清零信号（高电平有效）--chip:片选信号(低电平有效)--z:三态门(z=1三态门打开)--load:同步置数信号--rw:读写控制信号rw = 1 is Read ,or is Writeclk,r,chip,z,rw : in std_logic ;a : in std_logic_vector(15 downto 0);d : out std_logic_vector(15 downto 0));end Sixteen_Register;architecture behave of Sixteen_Register issignal sign : std_logic_vector(15 downto 0);--中间信号beginprocess(clk,r,chip,z,rw)beginif chip = '0' then --片选信号有效时候if r = '1' then --异步置零sign <= (others=>'0');elsif rising_edge(clk) then --clk上升沿if rw = '1' thend <= sign;else --时钟上升沿，写sign<=a;end if;if z = '0' thend<=(others=>'Z');end if;end if;elsed<=(others=>'Z');end if;end process;end behave;3、十六位寄存器组--通用寄存器组library ieee;use ieee.std_logic_1164.all;entity Sixteen_Register_group isport(--A是选择信号，端口和3-8译码器相连--clk是时钟信号--load是同步置数控制端--rw是读写控制--r异步清零--load:同步置数信号--z三态门--a输入--d输出s1,s2,s3 : in std_logic;AI : in std_logic_vector(2 downto 0);clk,rw,r,z: in std_logic;a : in std_logic_vector(15 downto 0);d : out std_logic_vector(15 downto 0));end Sixteen_Register_Group;architecture struct of Sixteen_Register_Group issignal Y : std_logic_vector(7 downto 0);--暂时存储3-8译码器产生的信号component Sixteen_Register --十六位寄存器元件说明port( --clk:时钟信号(上升沿有效)--r:异步清零信号（高电平有效）--chip:片选信号(低电平有效)--z:三态门(z=1三态门打开)--load:同步置数信号--rw:读写控制信号rw = 1 is Read ,or is Writeclk,r,chip,z,rw : in std_logic ;a : in std_logic_vector(15 downto 0);d : out std_logic_vector(15 downto 0));end component;component decode --3-8译码器元件说明port(s1,s2,s3: in std_logic;--使能端A : in std_logic_vector(2 downto 0);--输入Y : out std_logic_vector(7 downto 0)--输出);end component;begin--3-8译码器的一次例化TEdecode: decode port map(A=>AI , Y=>Y,s1=>s1,s2=>s2,s3=>s3);--十六位寄存器的例化G0:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(0),a=>a,d=>d);G1:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(1),a=>a,d=>d);G2:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(2),a=>a,d=>d);G3:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(3),a=>a,d=>d);G4:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(4),a=>a,d=>d);G5:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(5),a=>a,d=>d);G6:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(6),a=>a,d=>d);G7:Sixteen_Register port map(clk=>clk,r=>r,z=>z,rw=>rw,chip=>Y(7),a=>a,d=>d);end struct;四、仿真设计3-8译码器仿真设计：从它的功能表可以知道输入的数据是有限的且只有八组。

移位寄存器的设计与实现移位寄存器（Shift Register）是一种特殊的寄存器，用于在数字电路中将数据按位移动的操作。

它可以将数据向左或向右进行平行移位，并且可以用来实现各种电路功能，例如串行-并行数据转换、频率分频或倍频、数据缓存等。

本文将从移位寄存器的基本结构、设计要点、实现方法等方面进行详细介绍。

移位寄存器的基本结构通常由多个触发器（Flip-flop）组成，每个触发器负责存储一个位的数据。

根据移位方向的不同，可以将移位寄存器分为向左移位（左移寄存器）和向右移位（右移寄存器）两种类型。

其中，向左移位寄存器采用最左边的触发器接收数据，然后依次向右边的触发器传递；向右移位寄存器则采用最右边的触发器接收数据，然后依次向左边的触发器传递。

在设计移位寄存器时，需考虑以下几个要点：1.触发器的选择：常用的触发器包括D触发器、JK触发器等，具体选择哪种触发器取决于设计的功能需求和性能要求。

同时还需要考虑触发器的时钟信号和复位信号。

2.位移方向的确定：根据具体的应用需求，确定是向左移位还是向右移位，以及移位的次数。

3.并行加载和并行输出：除了进行移位操作，移位寄存器通常还需要支持同时将多个位数据加载进来（并行加载）或者并行输出到外部设备。

4.移位寄存器的宽度：决定了可以存储的位数，根据具体应用需求选择合适的宽度。

5.时序控制和控制信号：移位寄存器的正常工作需要时钟信号和其他控制信号，例如复位信号、使能信号等。

通过以上的设计要点，可以实现不同功能的移位寄存器。

例如，通过多次移位操作可以实现数据的频率分频或倍频，具体实现方式是将时钟信号输入到移位寄存器，并利用移位寄存器的特性进行数据的整除或整倍处理。

此外，通过适当地选择触发器和控制信号，还可以实现串行-并行数据转换的功能。

即将串行数据输入到移位寄存器中，通过控制信号使数据在移位寄存器中进行移位，并经过并行输出接口输出到外部设备。

最常见的实现方法是使用门电路（AND、OR、NOT门）和触发器电路的组合。

寄存器组的设计与实现第______ _________组成员___ ____ ____实验日期___ _____ _____实验报告完成日期___________一、实验目的１、学习掌握Ｑｕａｒｔｕｓ软件的基本操作；２、理解寄存器组的工作原理和过程；３、设计出寄存机组并对设计的正确性进行验证；二、实验内容１、设计出功能完善的寄存器组，并对设计的正确性进行验证。

要求如下：（１）用图形方式设计出寄存器组的电路原理图（２）测试波形时用时序仿真实现，先将不同的数据连续写入４个寄存器后，再分别读出（３）将设计文档封装成器件符号。

（４）数据的宽度最好是１６位２、能移位的暂存器实验，具体要求如下：（１）用图形方式设计出能移位的暂存器电路原理图，分别实现左移、逻辑右移和算术右移。

（２）测试波形时要用时序仿真实现，测试数据不要全为０也不要全为１，算术右移的测试数据要求为负数（即符号位为１）（３）将设计文档封装成器件符号。

（４）数据的宽度最好是１６位三、能完善的寄存器组设计思想１、对于寄存器组设计思路利用具有三态功能的寄存器堆７４６７０芯片进行设计，根据实验要求，需要设计１６位的存储器组，则需要７４６７０芯片４片，在寄存器组工作时，同时对４片７４６７０芯片进行读写操作控制，封装后即可作为包含有４个寄存器的１６位寄存器组在主机系统中调用。

２、对７４６７０器件的学习７４６７０（三态输出４×４寄存器堆）提供４个４位的寄存器，在功能上可对４个寄存器去分别进行写操作和读操作。

在寄存器进行写操作时，通过ＷＢ、ＷＡ两个寄存器选择端的组合和００、０１、１０、１１、来选择寄存器，公国ＧＷＮ写操作端控制进行三态控制，在ＧＷＮ为低电平时将数据写入端数据Ｄ４Ｄ３Ｄ２Ｄ１写入该寄存器；在寄存器进行读操作时，通过ＲＢ/ＲＡ两个寄存器选择端的组合和００、０１、１０、１１来选择寄存器，通过ＧＲＮ读控制端进行三态控制，在ＧＲＮ为低电平时将所选寄存器数据通过Ｑ４Ｑ３Ｑ２Ｑ１进行输出，芯片图如下：功能表如下：读功能表：写功能表：四、能完善的寄存器组逻辑电路图（以框图方式画）五、能移位的暂存器设计思想算术移位和逻辑移位区别：算术移位是对带符号数进行移位，逻辑移位对无符号数进行移位。

寄存器组的设计与实现实验三寄存器组的设计与实现⼀、实验⽬的1. 学习掌握Quartus II 的图形编辑、编译、仿真的设计流程；2. 学习74670三态输出寄存器堆的使⽤；3. 理解寄存器组的⼯作原理和过程，设计出4个16位寄存器组并对设计的正确性进⾏验证⼆、实验任务及要求1. 设计出功能完善的寄存器组，并对设计的正确性进⾏验证。

具体要求如下：(1) ⽤图形⽅式设计出寄存器组的电路原理图。

(2) 测试波形要⽤时序仿真实现，先将不同的数据连续写⼊4个寄存器后，再分别读出。

(3) 将设计⽂件封装成器件符号。

(4) 数据的宽度最好为16位。

三、实验装置安装有Quartus II软件的PC机1台四、设计思想运⽤具有三态功能的芯⽚74670进⾏设计，74670为4*4（4个4位寄存器）的寄存器堆，使⽤四⽚74670并联，同时对4 ⽚74670 芯⽚进⾏读写操作控制，从⽽实现4个16位数据的存储与输出。

五、逻辑电路图74670芯⽚图：三态输出的4*4寄存器堆六、实验结果：见原理图，波形图以及元件封装图。

1.原理图分析：见设计思想2.波形图分析：当RE为1,WE不为1时，实现输⼊功能，WB，WA控制数据输⼊到哪个寄存器组当RE为1，WE为1时，出现⾼阻状态，此时既不输⼊也不输出当WE为1，RE不为1时，实现输出功能，RB,RA控制哪个寄存器组的数据输出3.封装元件的功能说明：d[15..0]16位输⼊数据q[15..0]16位输出数据gwn:写⼊数据使能控制端，低有效wa,wb：选择控制端，四种组合控制16位数输⼊到相应四种寄存器组grn：读出数据使能控制端，低有效ra,rb:选择控制端，四种组合控制从四种寄存器组读出相应16位数七、实验⼩结：1.遇到的问题及解决⽅法：a.当Grid Time未进⾏设置时，输出的结果显⽰为全是Z，将时间改成100ns即可。

b.当读⼊操作数时，让WE是能控制端⼀直处于0状态，结果却不能正确显⽰。

实验一寄存器组实验1 实验目的(1) 明确寄存器功能。

(2) 掌握寄存器的工作原理，熟练进行读、写操作。

2 实验设备PC 机一台，TD-CMA实验系统一套。

3 实验原理本实验的原理如图1所示。

图1 寄存器组寄存器组由四个8位寄存器通过单总线结构方式组织，数据写操作由时钟上升沿使能，寄存器数据输出端有三态缓冲器，控制信号低电平有效。

图中T4为时钟信号，是连续的方波，实验台加电后即由时序发生器电路输出，与门的另外一个输入为门控信号，高电平时使T4通过完成寄存器写操作，低电平时寄存器处于数据保持状态。

输入数据由实验台上一组8个拨动开关提供，高电平表示数据1，低电平表示数据0。

寄存器的输出由挂接在总线上的8个led灯显示，其原理如图2所示，当输出数据是1时，灯点亮，数据为0时灯熄灭。

图2 LED显示原理4 实验步骤(1) 按图3 连接实验电路，并检查无误。

图中将用户需要连接的信号用圆圈标明（其它实验相同）。

图3实验接线图(2) 将时序与操作台单元的开关KK2 置为‘单拍’档,开关KK1、KK3 置为‘运行’档。

开关S3至S0置低电平，SD13至SD10置高电平。

(3) 打开电源开关，如果听到有‘嘀’报警声，说明有总线竞争现象，应立即关闭电源，重新检查接线，直到错误排除。

(4) 用输入开关向4个寄存器写入数据。

①拨动CON单元的SD27…SD20 数据开关，形成二进制数01100101（或其它数值），数据显示亮为‘1’，灭为‘0’。

②将S0拨至高电平，连续按动时序单元的ST 按钮，产生一个T4 上沿，则将二进制数01100101 置入寄存器R0中，将S0拨回低电平。

用相同操作方法向其他三个寄存器中写入另外3组数据。

（5）依次读取四个寄存器的值，与之前写入的值比较检验是否相同。

以寄存器R0为例，将SD10拨至低电平，数据即输出至总线并由8个LED灯显示，读取输出值，灯亮为1，暗为0。

完成后将SD10拨回高电平。

移位寄存器的设计及实现移位寄存器（Shift Register）是一种常用的数字逻辑电路器件，它能够将数据按照输入和输出的时序进行移位操作。

通过移位寄存器，我们可以实现数据的串行传输、并行-串行或者串行-并行转换、数据延迟等功能。

本文将对移位寄存器的设计与实现进行介绍。

一、移位寄存器的设计1.串行输入、串行输出的移位寄存器这种移位寄存器称为串行移位寄存器，它包括n个触发器，每个触发器提供一个数据位的存储空间。

数据通过一个输入端串行输入，然后通过触发器依次移位，最后从输出端串行输出。

2.并行输入、并行输出的移位寄存器这种移位寄存器称为并行移位寄存器，它包括n个触发器，每个触发器提供一个数据位的存储空间。

数据通过n个输入端并行输入到各个触发器，然后通过控制信号进行同步移位。

最后从n个输出端并行输出。

3.并行输入、串行输出的移位寄存器这种移位寄存器称为并行-串行移位寄存器，它先从n个输入端并行输入数据，然后通过控制信号进行同步移位，并将移位结果通过一个输出端串行输出。

4.串行输入、并行输出的移位寄存器这种移位寄存器称为串行-并行移位寄存器，它先从一个输入端串行输入数据，然后通过触发器进行移位，最后将移位结果从n个输出端并行输出。

1.触发器选择由于是8位移位寄存器，需要选择8个触发器。

常用的触发器有D触发器、JK触发器等，可以根据实际需求选择合适的触发器。

2.输入输出端口设计设计一个输入端口用于串行输入数据。

由于是串行输入，需要一个时钟信号和一个使能信号进行同步移位操作。

同时，设计一个输出端口用于串行输出数据。

3.控制信号电路设计根据串行输入、串行输出的要求，需要设计一个时钟信号和一个使能信号的电路。

使能信号在移位过程中保持逻辑高电平，只有当8位数据全部移位完成时才将使能信号置为逻辑低电平。

二、移位寄存器的实现1.设计一个8位移位寄存器电路，并连接8个D触发器。

2.将串行输入信号与D触发器的数据端相连，时钟信号与D触发器的时钟端相连，使能信号与D触发器的使能端相连。

千里之行，始于足下。

计算机组成原理实验报告-寄存器实验计算机组成原理实验报告-寄存器实验》一、实验目的本次实验旨在通过设计和实现一个基本的寄存器，加深对计算机组成原理中寄存器的理解，并掌握寄存器在计算机中的应用。

二、实验设备及软件1. 实验设备：计算机2. 实验软件：模拟器软件Mars3. 实验材料：电路图、线缆、元器件三、实验原理寄存器是计算机的一种重要组成部分，用于存储数据和指令。

一个基本的寄存器通常由一组触发器组成，可以存储多个位的信息。

本实验中，我们需要设计一个16位的寄存器。

四、实验步骤1. 确定寄存器的结构和位数：根据实验要求，我们需要设计一个16位的寄存器。

根据设计要求，选择合适的触发器和其他元器件。

2. 组装寄存器电路：根据电路图，将选择好的元器件按照电路图连接起来。

3. 连接电路与计算机：使用线缆将寄存器电路连接到计算机的相应接口上。

4. 编写程序：打开Mars模拟器软件，编写程序来测试寄存器的功能。

可以编写一段简单的程序，将数据写入寄存器并读取出来，以验证寄存器的正确性。

5. 运行程序并测试：将编写好的程序加载到Mars模拟器中，并运行程序，观察寄存器的输出和模拟器的运行结果。

第1页/共3页锲而不舍，金石可镂。

五、实验结果在本次实验中，我们成功设计和实现了一个16位的寄存器，并进行了相关测试。

经过多次测试，寄存器的功能和性能良好，能够准确地存储和读取数据。

六、实验心得通过本次实验，我对寄存器的结构和工作原理有了更深入的了解。

寄存器作为计算机的一种重要组成部分，起着存储和传输数据的作用。

通过实际操作和测试，我更加清楚了寄存器在计算机中的应用和重要性。

在实验过程中，我遇到了一些问题，如电路连接不稳定、程序错误等，但通过仔细检查和调试，最终解决了这些问题。

这次实验也让我深刻体会到了学习计算机组成原理的重要性，只有深入理解原理并通过实践运用，才能真正掌握计算机的工作原理和能力。

通过这个实验，我有了更深入的认识和理解，对计算机组成原理的学习也更加系统和完整。

寄存器实验实验报告一. 引言寄存器是计算机中重要的数据存储器件之一，用于存储和传输数据。

通过对寄存器进行实验，我们可以更好地理解寄存器的工作原理和应用。

本实验旨在通过设计和测试不同类型的寄存器，深入掌握寄存器的各种功能和操作。

二. 实验设计本实验设计了两个寄存器的实验，分别为移位寄存器和计数器寄存器。

1. 移位寄存器实验移位寄存器是一种特殊的串行寄存器，它能够实现对数据位的移位操作。

本实验设计了一个4位的移位寄存器，分别使用D触发器和JK触发器实现。

实验步骤如下：1) 首先，根据设计要求将4个D或JK触发器连接成移位寄存器电路。

2) 确定输入和输出端口，将输入数据连接到移位寄存器的输入端口。

3) 设计测试用例，输入测试数据并观察输出结果。

4) 分析实验结果，比较不同触发器类型的移位寄存器的性能差异。

2. 计数器寄存器实验计数器寄存器是一种能够实现计数功能的寄存器。

本实验设计了一个二进制计数器，使用T触发器实现。

实验步骤如下：1) 根据设计要求将多个T触发器连接成二进制计数器电路。

2) 设计测试用例，输入计数开始值，并观察输出结果。

3) 测试计数的溢出和循环功能，观察计数器的行为。

4) 分析实验结果，比较不同计数器位数的性能差异。

三. 实验结果与分析在实验过程中，我们完成了移位寄存器和计数器寄存器的设计和测试。

通过观察实验结果，可以得出以下结论：1. 移位寄存器实验中，无论是使用D触发器还是JK触发器，移位寄存器都能够正确地实现数据位的移位操作。

而使用JK触发器的移位寄存器在性能上更加优越，能够实现更复杂的数据操作。

2. 计数器寄存器实验中，二进制计数器能够准确地实现计数功能。

通过设计不同位数的计数器，我们发现位数越多，计数范围越大。

综上所述，寄存器是计算机中重要的存储器件，通过实验我们深入了解了寄存器的工作原理和应用。

移位寄存器和计数器寄存器都具有广泛的应用领域，在数字电路设计和计算机系统中起到了重要作用。

本次实训旨在通过设计并实现一个新型寄存器版，加深对数字电路原理的理解，提高动手实践能力，并锻炼逻辑思维和问题解决能力。

实训过程中，我们将学习寄存器的组成、工作原理，以及其在数字电路中的应用。

通过实际操作，掌握寄存器的设计方法，并学会运用相关电路实现寄存器的功能。

二、实训环境1. 硬件设备：数字电路实验箱、74LS系列集成电路芯片、示波器、逻辑分析仪等。

2. 软件环境：Multisim仿真软件、Proteus仿真软件等。

三、实训原理1. 寄存器的基本概念：寄存器是数字电路中用于暂存数据的存储单元，通常由一系列触发器组成，具有并行输入、并行输出和串行输入、串行输出等功能。

2. 寄存器的类型：根据功能不同，寄存器可分为同步寄存器、异步寄存器、移位寄存器等。

3. 移位寄存器的应用：移位寄存器是寄存器的一种，具有移位功能，常用于数据的串行传输、并行到串行转换等。

四、实训过程1. 设计寄存器版电路原理图：根据实训要求，设计一个具有并行输入、并行输出、串行输入、串行输出功能的寄存器版电路原理图。

原理图应包括触发器、门电路、缓冲器等元件，并确保电路的逻辑正确性。

2. 搭建电路：根据原理图，在数字电路实验箱上搭建寄存器版电路。

注意电路的布线、元件的焊接等，确保电路连接正确。

3. 仿真验证：使用Multisim或Proteus等仿真软件对搭建的电路进行仿真验证。

通过输入不同的数据，观察输出结果，验证电路的功能是否满足要求。

4. 调试与优化：根据仿真结果，对电路进行调试和优化。

调整元件参数、优化电路结构，提高电路的稳定性和可靠性。

5. 实物搭建与测试：根据仿真结果，在数字电路实验箱上搭建寄存器版电路。

使用示波器、逻辑分析仪等仪器进行测试，验证电路的功能是否满足要求。

经过设计和搭建，成功实现了一个具有并行输入、并行输出、串行输入、串行输出功能的寄存器版电路。

电路在仿真和实物测试中均表现良好，满足实训要求。

六、实训总结1. 理论联系实际：通过本次实训，将数字电路原理与实际电路搭建相结合，加深了对寄存器原理的理解。

实验六移位寄存器的设计一、实验目的1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。

2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。

二、实验预习要求1、复习有关寄存器及串行、并行转换器有关内容。

2、查阅CC40194、CC4011及CC4068 逻辑线路。

熟悉其逻辑功能及引脚排列。

3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？4、使寄存器清零，除采用R C输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？5、若进行循环左移，图6－4接线应如何改接？6、画出用两片CC40194构成的七位左移串 /并行转换器线路。

7、画出用两片CC40194构成的七位左移并 /串行转换器线路。

三、实验设备及器件1、＋5V直流电源2、单次脉冲源3、逻辑电平开关4、逻辑电平显示器5、CC40194×2（74LS194）CC4011(74LS00) CC4068(74LS30)四、设计方法与参考资料1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。

既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。

根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。

本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图6－1所示。

其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输C为直接无条件清零端；入端，S L为左移串行输入端；S1、S0为操作模式控制端；R图6－1 CC40194的逻辑符号及引脚功能CP为时钟脉冲输入端。

CC40194有5种不同操作模式：即并行送数寄存，右移(方向由Q0→Q3)，左移（方向由Q3→Q0），保持及清零。

寄存器的设计与仿真实验在计算机科学与工程领域中，寄存器被广泛用于存储和处理数据。

寄存器是一个用于暂时存储和传输数据的硬件组件，在计算机的指令执行过程中起到关键作用。

本文将探讨寄存器的设计原理与实验仿真。

一、寄存器的基本原理寄存器是计算机的一种具体实现方式，用于存储和传输数据。

它由多个存储单元组成，每个存储单元可以存储一个固定长度的二进制数据。

寄存器以位的形式组织数据，每一位都有其特定的含义和作用。

寄存器的设计原理涉及到以下几个方面：1. 数据宽度：寄存器的数据宽度决定了它能够存储的位数。

常见的寄存器宽度有8位、16位、32位和64位等。

数据宽度的选择需要根据实际应用和计算机系统的需求来确定。

2. 位操作：寄存器可以进行各种位操作，如读取、写入、清零、置位等。

这些操作都是通过电路逻辑门的组合实现的，用于对数据进行处理和控制。

3. 时钟信号：寄存器通过时钟信号来同步数据的读取和写入。

时钟信号保证了数据的稳定传输和正确同步。

4. 输入输出端口：寄存器需要与其他组件进行数据的输入和输出交互。

它可以作为数据的来源或目的地，实现数据的传输与共享。

二、寄存器的设计寄存器的设计是计算机硬件设计中的重要环节。

在设计寄存器时，需要考虑下列因素：1. 数据宽度和寄存器数量：根据计算机系统的需求和性能要求，确定寄存器的数据宽度和数量。

数据宽度的选择需要平衡性能与成本之间的关系。

2. 位操作功能：寄存器的位操作功能需要根据实际应用需求来设计。

常见的位操作功能有读取、写入、清零、置位、移位等。

这些功能需要通过逻辑门电路的组合实现。

3. 时钟信号：寄存器的设计需要考虑时钟信号的生成和分配。

时钟信号的频率和稳定性对寄存器的性能和功耗有重要影响。

4. 输入输出接口：寄存器需要与其他组件进行数据的输入和输出，因此需要设计合适的接口电路。

接口电路需要满足性能、带宽、延迟等方面的要求。

在寄存器的设计过程中，可以使用硬件描述语言（HDL）进行仿真和验证。

寄存器组的设计与实现寄存器组是计算机中的重要组成部分，用于存储和操作数据。

设计和实现一个合适的寄存器组对计算机的性能和功能起着至关重要的作用。

下面将详细介绍寄存器组的设计与实现。

首先，寄存器组的设计应满足以下几个关键要求：1.容量大小：寄存器组的容量应根据计算机的需求来确定，通常以位为单位进行衡量。

较大的容量可以提高计算机的运算能力，但也会增加成本和功耗。

2.位宽度：位宽度指寄存器组中每个寄存器可以存储的位数。

根据计算机的需求，可以选择不同的位宽度，常见的有8位、16位、32位和64位。

较大的位宽度可以提高数据处理速度，但也会增加硬件的复杂性。

3.读写速度：寄存器组应具有足够快的读和写速度，以确保数据的实时性和准确性。

这取决于寄存器组的存储器技术和访问方式。

接下来是寄存器组的实现方式。

常见的寄存器组实现方式有以下几种：1.存储在寄存器文件中：寄存器文件是一种硬件电路，用于存储和操作寄存器。

寄存器文件可以使用静态随机存取存储器（SRAM）或动态随机存取存储器（DRAM）来实现。

它包含多个寄存器，并且可以同时读取和写入多个寄存器。

2.分段寄存器组：在一些计算机架构中，寄存器组被划分为多个段，每个段用于存储不同类型的数据，例如程序计数器、指令寄存器、数据寄存器等。

这种分段寄存器组可以提高计算机的性能和功能。

3.流水线寄存器组：流水线是一种计算机指令执行方式，其中指令被分为多个流水线级别，并依次在各级别上执行。

为了实现流水线执行，需要使用流水线寄存器组来存储每个级别的数据和状态。

流水线寄存器组能够提高计算机的指令执行速度和吞吐量。

此外，寄存器组的实现还要考虑以下几个方面：1.传输方式：寄存器组可以使用并行传输方式或串行传输方式进行数据的读写。

并行传输方式可以提高数据传输速度，但需要更多的硬件资源。

串行传输方式可以减少硬件成本，但速度较慢。

2.控制逻辑：寄存器组的读写操作需要通过控制逻辑进行控制。

控制逻辑可以使用组合逻辑电路或时序逻辑电路来实现。

寄存器的应用与实验寄存器是计算机中一种重要的存储元件，用于临时存储和传输数据。

它在计算机系统中扮演着关键的角色，广泛应用于各种计算和数据处理任务中。

本文将探讨寄存器的应用领域以及相关的实验。

一、寄存器的概述寄存器是计算机中的一种高速存储器件，用于存储和传输二进制数据。

它由若干个触发器组成，每个触发器都能存储一个二进制位。

寄存器可以用于存储操作数、存储器地址、指令等。

在计算机运算和控制过程中，寄存器的作用不可忽视。

二、寄存器的应用1. 数据存储与传输计算机需要在运算过程中保存中间结果和操作数，这就需要使用寄存器进行数据的存储和传输。

寄存器的高速读写特性使其非常适合作为数据的临时存储单元。

2. 地址寄存器地址寄存器用于存储内存地址信息，它在访问内存时起到桥梁的作用。

将地址信息存储在寄存器中可以提高内存访问的效率，并简化地址的传输过程。

3. 累加器累加器是一种特殊的寄存器，用于存储和操作运算过程中的累加结果。

在算术逻辑运算中，累加器发挥着重要的作用，可以用于加法、减法、乘法和逻辑运算等。

4. 标志寄存器标志寄存器存储着一些标志位，用于记录运算过程中的状态信息。

例如，进位标志位用于记录加法是否产生进位，零标志位用于记录运算结果是否为零等。

5. 控制寄存器控制寄存器用于存储控制信号，用于控制计算机各个部件的工作状态。

例如，时钟控制寄存器用于控制计算机的时钟频率，中断控制寄存器用于控制中断信号的触发和处理等。

三、寄存器的实验为了更好地理解寄存器的应用和工作原理，我们可以进行一些简单的实验。

1. 数据存储与传输实验设定一个8位的寄存器，并将一组特定的二进制数值存储到寄存器中。

验证数据是否正确存储，并进行数据传输实验，将寄存器中的数据传输到其他寄存器或存储单元。

2. 累加器实验设计一个4位累加器，实现两个4位二进制数的相加运算。

验证累加器的结果是否正确，并进行进一步的逻辑运算实验，例如与运算、或运算等。

3. 控制寄存器实验选择一个具有控制寄存器的单元，例如定时器或状态机。

寄存器与移位寄存器的设计与应用寄存器是计算机系统中重要的存储器件，用于存储和传输数据。

同时，移位寄存器是寄存器的一种常见类型，它具有特殊的移位功能。

本文将对寄存器和移位寄存器的设计与应用进行探讨。

一、寄存器的设计与功能寄存器是一种用于存储和传输数据的存储器件，常见的寄存器有通用寄存器、程序计数器（PC）、指令寄存器（IR）等。

寄存器通常由触发器（flip-flop）构成，不同位数的寄存器可以存储不同位数的数据。

寄存器的设计与功能需根据具体应用场景进行确定。

例如，通用寄存器一般用于数据传输和运算操作，可以保存中间结果和临时数据。

而PC寄存器用于指示程序执行的位置，IR寄存器则用于存储当前执行的指令。

二、移位寄存器的设计与功能移位寄存器是一种特殊的寄存器，它具有位移（移位）功能。

常见的移位寄存器有移位寄存器、移位寄存器带有并行载入功能的移位寄存器等。

移位寄存器可以向左或向右移动数据位，常用的移位操作有逻辑左移（<<）、逻辑右移（>>）、算术左移（<<<）、算术右移（>>>）等。

移位操作可以用于数据的扩展、压缩、循环移位等场景。

在实际应用中，移位寄存器常用于数据的串行传输、数据的并行/串行转换等信息处理任务。

通过移位寄存器，可以有效地对数据进行处理和操作。

三、寄存器与移位寄存器的应用寄存器和移位寄存器在计算机系统中有广泛的应用。

以下列举几个常见的应用场景。

1. 数据存储和传输寄存器可以作为临时存储器，保存运算结果和中间数据。

通过寄存器的传输功能，可以在处理器和存储器之间进行数据的传递。

2. 状态存储寄存器可以用于存储和切换系统的状态。

例如，标志寄存器（Flag Register）用于存储程序运行的状态标志，如零标志、进位标志等。

3. 数据处理移位寄存器可以用于数据的扩展、压缩和转换。

通过适当的移位操作，可以对数据进行位操作，实现数据的处理和运算。

南通大学信息科学技术学院《计算机组成实验》实验报告实验寄存器堆的设计与实现一、实验目的1.熟悉Vivado软件的使用方法。

2.熟悉寄存器堆的功能。

3.掌握自顶而下的硬件模块设计方法。

4.掌握电路仿真测试方法，掌握仿真激励文件的编写，掌握仿真输出的分析方法。

二、实验任务设计一个寄存器堆，满足两路输出一路输入的功能，并完成仿真测试。

三、实验预习（1）实验电路原理及信号说明寄存器堆（REGFILE）是CPU组成的重要存储部件，也是数据通路中的重要部件，其主要功能是对数据进行存储。

在本实验中将为REGFILE构建32×32的寄存器组，即共有32个寄存器，每个寄存器的位宽都是32位。

32×32的REGFILE逻辑结构如图所示：具体设计如下：通过带有32个带使能端的D触发器实现数据的存储，5-32译码器实现地址与存储单元的连接选择，32位32选1选择器来实现输出。

（2）实验电路设计顶层文件：module REGFILE(Ra,Rb,D,Wr,We,Clk,Clrn,Qa,Qb);input [4:0]Ra,Rb,Wr;input [31:0]D;input We,Clk,Clrn;output [31:0]Qa,Qb;wire [31:0]Y;wire[31:0]Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q11,Q 10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0;DEC5T32E dec(Wr,We,Y);REG32reg32(D,Y,Clk,Clrn,Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q 13,Q12,Q11,Q10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0);MUX32X32select1(Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q11 ,Q10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0,Ra,Qa);MUX32X32select2(Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q11 ,Q10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0,Rb,Qb);Endmodule5-32地址译码器：module DEC5T32E(I,En,Y);input [4:0] I;input En;output [31:0] Y;reg [31:0] Y;always@(En or I)beginif(En)begincase(I)5'b00000:Y=32'b00000000000000000000000000000001;5'b00001:Y=32'b00000000000000000000000000000010;5'b00010:Y=32'b00000000000000000000000000000100;5'b00011:Y=32'b00000000000000000000000000001000;5'b00100:Y=32'b00000000000000000000000000010000;5'b00101:Y=32'b00000000000000000000000000100000;5'b00110:Y=32'b00000000000000000000000001000000;5'b00111:Y=32'b00000000000000000000000010000000;5'b01000:Y=32'b00000000000000000000000100000000;5'b01001:Y=32'b00000000000000000000001000000000;5'b01010:Y=32'b00000000000000000000010000000000;5'b01011:Y=32'b00000000000000000000100000000000;5'b01100:Y=32'b00000000000000000001000000000000;5'b01101:Y=32'b00000000000000000010000000000000;5'b01110:Y=32'b00000000000000000100000000000000;5'b01111:Y=32'b00000000000000001000000000000000;5'b10000:Y=32'b00000000000000010000000000000000;5'b10001:Y=32'b00000000000000100000000000000000;5'b10010:Y=32'b00000000000001000000000000000000;5'b10011:Y=32'b00000000000010000000000000000000;5'b10100:Y=32'b00000000000100000000000000000000;5'b10101:Y=32'b00000000001000000000000000000000;5'b10110:Y=32'b00000000010000000000000000000000;5'b10111:Y=32'b00000000100000000000000000000000;5'b11000:Y=32'b00000001000000000000000000000000;5'b11001:Y=32'b00000010000000000000000000000000;5'b11010:Y=32'b00000100000000000000000000000000;5'b11011:Y=32'b00001000000000000000000000000000;5'b11100:Y=32'b00010000000000000000000000000000;5'b11101:Y=32'b00100000000000000000000000000000;5'b11110:Y=32'b01000000000000000000000000000000;5'b11111:Y=32'b10000000000000000000000000000000;endcaseendelseY=32'b00000000000000000000000000000000;endendmodule32位寄存器moduleREG32(D,En,Clk,Clrn,Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q1 3,Q12,Q11,Q10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0);input[31:0]D,En;input Clk,Clrn;output[31:0]Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q11 ,Q10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0;wire[31:0]Qn31,Qn30,Qn29,Qn28,Qn27,Qn26,Qn25,Qn24,Qn23,Qn22,Qn21,Qn20,Qn19,Qn18,Qn17,Qn16,Qn15,Qn 14,Qn13,Qn12,Qn11,Qn10,Qn9,Qn8,Qn7,Qn6,Qn5,Qn4,Qn3,Qn2,Qn1,Qn0;D_FFEC32 q31(D,Clk,En[31],Clrn,Q31,Qn31);D_FFEC32 q30(D,Clk,En[30],Clrn,Q30,Qn30);D_FFEC32 q29(D,Clk,En[29],Clrn,Q29,Qn29);D_FFEC32 q28(D,Clk,En[28],Clrn,Q28,Qn28);D_FFEC32 q27(D,Clk,En[27],Clrn,Q27,Qn27);D_FFEC32 q26(D,Clk,En[26],Clrn,Q26,Qn26);D_FFEC32 q25(D,Clk,En[25],Clrn,Q25,Qn25);D_FFEC32 q24(D,Clk,En[24],Clrn,Q24,Qn24);D_FFEC32 q23(D,Clk,En[23],Clrn,Q23,Qn23);D_FFEC32 q22(D,Clk,En[22],Clrn,Q22,Qn22);D_FFEC32 q21(D,Clk,En[21],Clrn,Q21,Qn21);D_FFEC32 q20(D,Clk,En[20],Clrn,Q20,Qn20);D_FFEC32 q19(D,Clk,En[19],Clrn,Q19,Qn19);D_FFEC32 q18(D,Clk,En[18],Clrn,Q18,Qn18);D_FFEC32 q17(D,Clk,En[17],Clrn,Q17,Qn17);D_FFEC32 q16(D,Clk,En[16],Clrn,Q16,Qn16);D_FFEC32 q15(D,Clk,En[15],Clrn,Q15,Qn15);D_FFEC32 q14(D,Clk,En[14],Clrn,Q14,Qn14);D_FFEC32 q13(D,Clk,En[13],Clrn,Q13,Qn13);D_FFEC32 q12(D,Clk,En[12],Clrn,Q12,Qn12);D_FFEC32 q11(D,Clk,En[11],Clrn,Q11,Qn11);D_FFEC32 q10(D,Clk,En[10],Clrn,Q10,Qn10);D_FFEC32 q9(D,Clk,En[9],Clrn,Q9,Qn9);D_FFEC32 q8(D,Clk,En[8],Clrn,Q8,Qn8);D_FFEC32 q7(D,Clk,En[7],Clrn,Q7,Qn7);D_FFEC32 q6(D,Clk,En[6],Clrn,Q6,Qn6);D_FFEC32 q5(D,Clk,En[5],Clrn,Q5,Qn5);D_FFEC32 q4(D,Clk,En[4],Clrn,Q4,Qn4);D_FFEC32 q3(D,Clk,En[3],Clrn,Q3,Qn3);D_FFEC32 q2(D,Clk,En[2],Clrn,Q2,Qn2);D_FFEC32 q1(D,Clk,En[1],Clrn,Q1,Qn1);assign Q0=0;assign Qn0=0;endmodule32位32选1选择器moduleMUX32X32(Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q1 1,Q10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0,S,Y);input[31:0]Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q11,Q10, Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0;input [4:0]S;output [31:0]Y;function [31:0]select;input[31:0]Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q11,Q10, Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0;input [4:0]S;case(S)5'b00000:select=Q0;5'b00001:select=Q1;5'b00010:select=Q2;5'b00011:select=Q3;5'b00100:select=Q4;5'b00101:select=Q5;5'b00110:select=Q6;5'b00111:select=Q7;5'b01000:select=Q8;5'b01001:select=Q9;5'b01010:select=Q10;5'b01011:select=Q11;5'b01100:select=Q12;5'b01101:select=Q13;5'b01110:select=Q14;5'b01111:select=Q15;5'b10000:select=Q16;5'b10001:select=Q17;5'b10010:select=Q18;5'b10011:select=Q19;5'b10100:select=Q20;5'b10101:select=Q21;5'b10110:select=Q22;5'b10111:select=Q23;5'b11000:select=Q24;5'b11001:select=Q25;5'b11010:select=Q26;5'b11011:select=Q27;5'b11100:select=Q28;5'b11101:select=Q29;5'b11110:select=Q30;5'b11111:select=Q31;endcaseendfunctionassign Y =select(Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24,Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16,Q15,Q14,Q13,Q12,Q11,Q10, Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0,S);endmoduleRTL视图如下：四、实验过程、数据记录与结果分析1.仿真测试文件：module REGFILE_Sim( );// REGFILE Inputsreg [4:0] Ra = 0 ;reg [4:0] Rb = 0 ;reg [4:0] Wr = 0 ;reg [31:0] D = 0 ;reg We = 0 ;reg Clk = 0 ;reg Clrn = 0 ;// REGFILE Outputswire [31:0] Qa ;wire [31:0] Qb ;REGFILE u_REGFILE (.Ra ( Ra [4:0] ),.Rb ( Rb [4:0] ),.Wr ( Wr [4:0] ),.D ( D [31:0] ),.We ( We ),.Clk ( Clk ),.Clrn ( Clrn ),.Qa ( Qa [31:0] ),.Qb ( Qb [31:0] ));initialbeginClk=0;We=0; D=0; Ra=0; Rb=0; Wr=1; Clrn=0;#10;endalways #10 Clk=~Clk;always #20 Ra=Ra+1;always #20 Rb=Rb+1;always #20 Wr=Wr+1;always #20 D=D+1;always #20 We=~We;always #100 Clrn=1;endmodule2.仿真测试结果：3.仿真测试结果分析开始时100ns内，Clrn=0，寄存器堆初始化清零，此期间内写入操作均无效，读出数据均为零。

临河一职机电分校《平面连杆机构》教学环节设计一、预习环节+小组讨论（2课时）1、课前准备：（1）导学案（2）教案（3）ppt，视频（4)教学实验材料（大头针，吸管）2.预习：课前晚自习发学案，学生提前预习，课代表总指导并检查完成量，各组长指导组员完成。

3、检查预习情况：检查学生是否将预习学案写完。

总结难点并提出，各组讨论。

4、学生讨论，有难点的留着课堂解决。

5、由课代表将预习好的内容分组并给各小组分配展示内容。

二、展示环节（2课时）（ppt）1、课前准备：学生根据自己分配到的内容提前书写板书。

每组将所讲重点用彩笔标出。

2、新课导入：（1）观看平面连杆机构实际生活中的运用，提出问题并让同学们组内讨论。

（2）提出课题-----《平面连杆机构》（3）提出教学重点-----1.四杆机构曲柄存在条件的判别及四杆型式的确定。

2. 熟悉三种基本型式的运动特点及应用场合。

（4）提出教学难点---1.高、低运动副的区分和四杆机构基本型式的判断。

2.急回特性的形成，要借助于教具或实物演示，最好请同学上台自己体验。

3.死点的形成条件是曲柄摇杆机构中以摇杆作为主动件才可能出现，如果学生有自己使用过缝纫机请他谈谈使用的感受最好。

在理论上要用力矩的大小等于力与力臂的乘积来决定，如果力臂为0，则无论力有多大，则力矩仍为0。

3、各组领取实验材料，根据分布任务做实验第一组：最长加最短之和小于另外二根之和第二组：最长加最短之和等于另外二根之和第三组：最长加最短之和大于另外二根之和第四组：最长加最短之和大于另外二根之和4、学生展示：将做好的四杆机构派学生上讲台展示运动原理，一部分学生总结讨论。

第一组：展示内容------第二组：展示内容-----第三组：展示内容-------第四组：展示内容-------三、反馈练习（1课时）四、拓展练习。