begin a= din; b=a; c=b;
end
DIN
DQ
C
CK
CK
CK
非阻塞赋值
wire din reg a, b, c; always @ (posedge ck)
begin a<= din; b<=a; c<=b;
end
A
B
C
DQ DQ DQ
CK
CK
CK
C=DIN;
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Ve r i l o g 模 块 编 程 要 点
begin a= din; b=a; c=b;
end
非阻塞赋值
wire din reg a, b, c; always @ (posedge ck)
begin a<= din; b<=a; c<=b;
end
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阻塞赋值
wire din reg a, b, c; always @ (posedge ck)
• 合成组合逻辑的电路结构。 • 2 在描述时序逻辑的always块中用非阻塞赋值,
则 • 综合成时序逻辑的电路结构。 • RHS – 方程式右手方向的表达式或变量可分别
缩写为: RHS表达式或RHS变量。
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深入理解阻塞的概念
•
阻塞赋值的执行可以认为是只有一个步骤的操作:
• 计算RHS并更新LHS,此时不能允许有来自任何其他 Verilog
• module fbosc1 (y1, y2, clk, rst);
• output y1, y2;
• input clk, rst;
• reg y1, y2;
• always @(posedge clk or posedge rst)