第3章 VHDL基础

VHDL入门教程VHDL（Very High-speed Integrated Circuit HardwareDescription Language）是一种用于设计数字电路的硬件描述语言。

它是IEEE 1076标准中规定的一种语言，广泛应用于数字电路的设计、仿真和综合等领域。

本文将为大家介绍VHDL的基础知识和入门教程。

一、VHDL的基本概念1. 实体（Entity）：VHDL代码的最高层次，用于定义模块的输入、输出和内部信号。

2. 架构（Architecture）：定义了实体中的各个信号和组合逻辑的行为。

3. 信号（Signal）：表示数据在电路中的传输和操作。

4. 进程（Process）：定义了组合逻辑的行为，用于描述信号之间的关系。

5. 实体声明（Entity Declaration）：用于描述模块的名称、输入、输出和内部信号。

6. 架构声明（Architecture Declaration）：用于描述模块的内部逻辑。

二、VHDL的基本语法1.实体声明语法：```entity entity_name isport ( port_list );end entity_name;```其中，entity_name是实体的名称，port_list是实体的输入、输出和内部信号。

2.架构声明语法：```architecture architecture_name of entity_name issignal signal_list;beginprocess (sensitivity_list)begin--逻辑行为描述end process;end architecture_name;```其中，architecture_name是架构的名称，entity_name是实体的名称，signal_list是架构的内部信号，sensitivity_list是触发事件的信号列表。

三、VHDL的基本例子下面以一个简单的4位加法器为例介绍VHDL的编写和仿真流程。

1，否则此信号维持原值。
例2：用IF语句描述图示硬件电路。
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
此处的库、程序包使用 说明是否必要
ENTITY EXAMPLE IS
PORT (A，B，C： IN BOOLEAN；OUTPUT：OUT BOOLEAN)；
A
OUTPUT
B
对应的硬件电路
END ARCHITECTURE ART；
例3： 由两个2选1多路选择器构成的电路逻辑描述如图所示， 其中，当P1和P2为高电平时下端的通道接通。
P1
P2 S
B
B
S
B
C
A
Z
A
AHale Waihona Puke MUX21MUX21
SIGNA A，B，C，P1，P2，Z： BIT； ... IF (P1=‘1’) THEN
例：WHILE COUNTER <=100 LOOP IF COUNTER>50 THEN REPORT "THE COUNTER IS OVER 50"； END IF； … END LOOP；
END IF；
END LOOP； --当I=1时返回LOOP语句继续比较
#金
四、REPORT语句
语句格式： [标号] REPORT “输出字符串” [SEVERIY 出错级别]
REPORT语句不增加硬件的任何功能，仿真时可用该语句提 高可读性。
REPORT语句等价于断言语句。 出错级别默认为NOTE。
4. EXIT- LOOP语句 EXIT [LOOP 标号] [WHEN 条件表达式];
EXIT语句用来结束LOOP语句。分四种控制： ① 单独EXIT时，无条件结束LOOP语句的执行。 ② EXIT [LOOP 标号]，跳转到指定的LOOP标号处。 ③ EXIT [WHEN 条件]，条件值=TRUE，跳出LOOP语句；条件

tmp2:=d1 AND (NOT sel); tmp3:=tmp1 OR tmp2; tmp<=tmp3;
q<=tmp AFTER m; END PROCESS cale;
END ARCHITECTURE connect;
(2) 端口方向
端口方向用来定义外部引脚的信号方向是输入还 是输出。
凡是用“IN”进行方向说明的端口，其信号自端口 输入到构造体，而构造体内部的信号不能从该端口输 出。相反，凡是用“OUT”进行方向说明的端口，其信 号将从构造体内经端口输出，而不能通过该端口向构 造体输入信号。
实体说明
一个模块中仅有一 个设计实体。
实体 提供设计模块的接口信息，是VHDL设计电 路的最基本部分。
实体说明具有如下的结构：
ENTITY 实体名 IS
实体说明以“ENTITTY 实体名
[类属参数说明]；
IS”开始至“END ENTITTY实体 名”结束。这里大写字母表示
实体说明的框架。实际上，对
此例中的外部引脚
ARCHITECTURE connect OF mux IS SIGNAL tmp:BIT; BEGIN
cale:PROCESS(d0,d1,sel) IS VARIABLE tmp1,tmp2,tmp3:BIT;
BEGIN tmp1:=d0 AND sel;
为d0，d1，sel，q 。
库（Library）是经编译后的数据的集合，它存放包集合 定义、实体定义、构造体定义和配置定义。
设计中的子程序和 公用数据类型的集合。
程序包
IEEE标准的标准程序包 设计者自身设计的程序包
包和库具有这样的关系：多个过程和函数汇集在一起构成包 集合，而几个包汇集在一起就形成一个库。

vhdl基础及经典实例开发pdf VHDL是一种硬件描述语言，它用于描述和设计数字电路。

VHDL的全称是Very High Speed Integrated Circuit Hardware Description Language，它源于20世纪80年代的美国国防部，是一种为了描述硬件而设计的开发语言。

VHDL的基础知识包括语法、数据类型和结构体。

语法方面，VHDL 有自己的语法规则和词法规则，要正确地描述一个硬件电路，我们需要熟悉这些规则。

数据类型方面，VHDL内置了基本的数据类型，如bit、bit vector、integer等，这些数据类型可以用来描述电路的输入输出和中间信号。

结构体方面，VHDL支持设计者自定义类型，比如用record来描述一个复杂的数据结构。

在VHDL开发中，经典实例是不可或缺的。

经典实例可以帮助我们更好地理解VHDL的使用方法和特点，也可以让我们更好地掌握VHDL的编程技巧。

下面是一些经典实例的介绍。

1.二进制加法器（Binary Adder）：二进制加法器可以实现两个二进制数的加法运算。

它是数字电路中常用的基本模块，很多其他的电路都需要用到它。

通过构建一个二进制加法器的实例，我们可以学习到VHDL的语法规则、数据类型的使用以及模块化设计的思想。

2.时钟分频器（Clock Divider）：时钟分频器可以将输入的时钟信号分频为较低频率的信号。

在数字电路中，时钟分频器是非常常见的一个模块，它可以用于控制其他电路的时序。

通过构建一个时钟分频器的实例，我们可以学习到VHDL的状态机设计、时序逻辑的实现以及对时钟信号的处理。

3.多路选择器（Multiplexer）：多路选择器可以根据选择信号选择其中的一个输入信号输出。

在数字电路中，多路选择器可以用于实现多个输入的选择和切换。

通过构建一个多路选择器的实例，我们可以学习到VHDL的条件语句的使用、信号赋值的方法以及对多个输入信号的处理。