2位二进制数据比较器实验报告

数字电子技术实验指导书适用专业：电子信息工程、应用电子浙江师范大学电工电子实验教学中心冯根良张长江目录实验项目实验一门电路逻辑功能的测试……………………………………验证型（1）实验二组合逻辑电路Ⅰ（半加器全加器及逻辑运算）…………验证型（7）实验三组合逻辑电路Ⅱ（译码器和数据选择器）………………验证型（13）实验四触发器………………………………………………………验证型（17）实验五时序电路（计数器、移位寄存器）………………………验证型（22）实验六组合逻辑电路的设计和逻辑功能验证……………………设计型（27）实验七 D/A-A/D转换器……………………………………………设计型（34）实验八 555定时的应用……………………………………………设计型（41）实验九集成电路多种计数器综合应用……………………………综合型（46）实验一门电路逻辑功能及测试一、实验目的1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。

2. 掌握数字电路实验箱及示波器的使用方法。

3、学会检测基本门电路的方法。

二、实验仪器及材料1、仪器设备：双踪示波器、数字万用表、数字电路实验箱2. 器件：74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片三、预习要求1. 预习门电路相应的逻辑表达式。

2. 熟悉所用集成电路的引脚排列及用途。

四、实验内容及步骤实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。

注意集成块芯片不能插反。

线接好后经实验指导教师检查无误方可通电实验。

实验中改动接线须先断开电源，接好线后再通电实验。

1.与非门电路逻辑功能的测试（1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC 座，按图1.1接线、输入端1、2、4、5、分别接到K 1~K 4的逻辑开关输出插口，输出端接电平显示发光二极管D 1~D 4任意一个。

数字电子技术基础实验报告题目：实验二组合电路设计小组成员：小组成员：1.掌握全加器和全减器的逻辑功能；2.熟悉集成加法器的使用方法；3.了解算术运算电路的结构；4.通过实验的方法学习数据选择器的结构特点、逻辑功能和基本应用。

二、实验设备1.数字电路实验箱；2.Quartus II 软件。

三、实验要求要求1：参照参考内容，调用MAXPLUSⅡ库中的组合逻辑器件74153双四数据选择器和7400与非门电路，用原理图输入方法实现一一位全加器。

（1）用 Quartus II波形仿真验证；（2）下载到 DE0 开发板验证。

要求2：参照参考内容，调用MAXPLUSⅡ库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一位全减器。

（1）用 Quartus II 波形仿真验证；（2）下载到 DE0 开发板验证。

要求3：参照参考内容，调用MAXPLUSⅡ库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISM仿真和FPGA仿真）。

1、74138三线八线译码器原理2、74153双四数据选择器原理3、全加器原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。

图一图一是全加器的符号，如果用i A，i B表示A,B两个数的第i位，1i C 表示为相邻低位来的进位数，i S表示为本位和数（称为全加和），i C表示为向相邻高位的进位数，则根据全加器运算规则可列出全加器的真值表如表一所示。

表一可以很容易地求出S 、C 的化简函数表达式。

i i i-1i i i-1i i ()i i S A B C C A B C A B =⊕⊕=⊕+用一位全加器可以构成多位加法电路。

由于每一位相加的结果必须等到低一位的进位产生后才能产生（这种结构称为串行进位加法器），因而运算速度很慢。

为了提高运算速度，制成了超前进位加法器。

这种电路各进位信号的产生只需经历以及与非门和一级或非门的延迟时间，比串行进位的全加器大大缩短了时间。

数字逻辑实验报告数字逻辑实验报告引言数字逻辑是计算机科学中的重要基础知识，通过对数字信号的处理和转换，实现了计算机的高效运算和各种复杂功能。

本实验旨在通过实际操作，加深对数字逻辑电路的理解和应用。

实验一：二进制加法器设计与实现在这个实验中，我们需要设计一个二进制加法器，实现两个二进制数的加法运算。

通过对二进制数的逐位相加，我们可以得到正确的结果。

首先，我们需要将两个二进制数输入到加法器中，然后通过逻辑门的组合，实现逐位相加的操作。

最后，将得到的结果输出。

实验二：数字比较器的应用在这个实验中，我们将学习数字比较器的应用。

数字比较器可以比较两个数字的大小，并输出比较结果。

通过使用数字比较器，我们可以实现各种判断和选择的功能。

比如，在一个电子秤中，通过将待测物品的重量与设定的标准重量进行比较，可以判断物品是否符合要求。

实验三：多路选择器的设计与实现在这个实验中，我们需要设计一个多路选择器，实现多个输入信号中的一路信号的选择输出。

通过使用多路选择器，我们可以实现多种条件下的信号选择，从而实现复杂的逻辑控制。

比如，在一个多功能遥控器中，通过选择不同的按钮，可以控制不同的家电设备。

实验四：时序电路的设计与实现在这个实验中，我们将学习时序电路的设计与实现。

时序电路是数字逻辑电路中的一种重要类型，通过控制时钟信号的输入和输出，实现对数据的存储和处理。

比如，在计数器中，通过时序电路的设计，可以实现对数字的逐位计数和显示。

实验五：状态机的设计与实现在这个实验中，我们将学习状态机的设计与实现。

状态机是一种特殊的时序电路，通过对输入信号和当前状态的判断，实现对输出信号和下一个状态的控制。

状态机广泛应用于各种自动控制系统中，比如电梯控制系统、交通信号灯控制系统等。

实验六：逻辑门电路的优化与设计在这个实验中，我们将学习逻辑门电路的优化与设计。

通过对逻辑门电路的布局和连接方式进行优化，可以减少电路的复杂性和功耗，提高电路的性能和可靠性。

数字电子技术基础实验报告题目：实验二组合电路实验设计小构成员：小构成员：实验二组合电路实验设计一、实验目的1.经过实验的方法学习数据选择器的电路结构和特色2.掌握数据选择器的逻辑功能及其基本应用3.经过实验的方法学习 74LS138的电路结构和特色4.掌握 74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74153 双四数据选择器和 7400 与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和FPGA实现）要求二：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和 7420 与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和FPGA实现）要求三：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM 仿真和 FPGA 实现）三、实验设施（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式变换的基本知识数据选择器和译码器的电路结构及其特色实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件 74153双四数据选择器和 7400与非门，用原理图输入方法实现一位全加器。

（ MULTISIM仿真和 FPGA 实现）（1）建立真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（ Multisim 和QuartusII 中绘制的原理图）：Quartus II中原理图Multisim中原理图（4）波形仿真：（5）记录电路输出结果A B C S C000000001100101001101100101010111001111112、调用MAXPLUSII库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

比较器的设计与实现实验报告一、实验目的1.学习常用组合逻辑的可综合代码的编写；2.学习VHDL语言的编程思想与调试方法；3.学习通过定制LPM原件实现逻辑设计，通过波形仿真及硬件试验箱验证设计的正确与否。

4.设计一个能实现两个二位数大小的比较电路并实现利用LPM原件实现。

二、实验原理1.功能设A2、A1、B2、B1为输入端，F1、F2、F3为输出端，设A=A2A1。

B=B2B1（A2A1，B2B1表示两位二进制数）。

当A >B时，F1为1，F2、F3为0；当A<B时，F2为1，F1、F3为0；当A=B时，F3为1，F1、F2为0。

2.实现１）ＶＨＤＬ实现系统的VHDL设计通常采用层次化的设计方法，自顶向下划分系统功能并逐层细化逻辑描述。

VHDL 实体功能的描述可分为结构式、行为式和寄存器传输级（Register Transfer Level, RTL）描述三种。

此次实验结构比较简单，采用寄存器传输级描述的实现方式，选用并行信号赋值语句。

２）ＬＰＭ实现参数化模板库（Library Parameterized Modules, LPM）提供了一系列可以参数化定制的逻辑功能模块。

采用ＬＰＭ设计方法的主要优势在于设计文件与器件结构无关、高效布线和通用性三方面。

三、实验内容1.VHDL实现新建VHDL文件，输入以下代码说明：当VHDL设计电路反馈时，应将端口声明为buffer端口，而不是out端口。

若out端口需要反馈至电路内部时，常使用signal去实现反馈。

查看波形仿真网格参数设置：Simulation mode: Functional;End time: 2 us;Gride size: 100 ns;信号说明：a2a1和b2b1为二位二进制输入信号；f1f2f3 为三位二进制输出信号；数据信号参数设置：a2a1: Count Value→Counting→Increment by：01Count Value→Timing→Count every：400.0ns b2b1: Count Value→Counting→Increment by：01Count Value→Timing→Count every：100.0ns 管脚绑定：下载测试：程序下载完成后，由于管脚86、87、88、89均为关闭状态，即A、B输入均为00，f1f2f3输出为010，故只有管脚41所对应的二极管亮。

本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日实验名称：比较器、全加器的功能测试及其应用实验时间：2015.12小组合作：是○否○小组成员：1、实验目的：掌握集成比较器、全加器74LS85和74LS283的功能测试。

2、实验场地及仪器、设备和材料数据实验箱、74LS85、74LS283、74LS00等。

3、实验思路（实验内容、数据处理方法及实验步骤等）一、实验内容：（1）加法器、比较器、数据选择器功能测试；（2）用门电路设计一个二进制量值比较器，并测试其功能。

（3）用74LS85设计一个八位电子锁电路，并测试其功能。

（4）利用四位集成全加器74LS283设计一个BCD码加法器。

二、实验步骤：1.（1）完成集成比较器74LS85的逻辑功能测试。

下图是74LS85得引脚图和功能表。

（2）完成四位加法器74LS283的逻辑功能测试；下图是74LS283的引脚图和功能示意图。

下图和下表是74LS283功能表。

2.根据比较器的功能用门电路设计出逻辑图如下：二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析（范文素材和资料部分来自网络，供参考。

可复制、编制，期待你的好评与关注）。

1.1 数电实验仪器的使用及门电路逻辑功能的测试1.1.1 实验目的（1）掌握数字电路实验仪器的使用方法。

（2）掌握门电路逻辑功能的测试方法。

1.1.2 实验设备双踪示波器一台数字电路实验箱一台万用表一块集成芯片：74LS00、74LS201.1.3 实验原理图1.1是TTL系列74LS00（四2输入端与非门）的引脚排列图。

Y A B其逻辑表达式为：=⋅图1.2是TTL系列74LS20（双4输入端与非门）的引脚排列图。

Y A B C D其逻辑表达式为：=⋅⋅⋅与非门的输入中任一个为低电平“0”时，输出便为高电平“1”。

只有当所有输入都为高电平“1”时，输出才为低电平“0”。

对于TTL逻辑电路，输入端如果悬空可看作逻辑“1”，但为防止干扰信号引入，一般不悬空。

对于MOS逻辑电路，输入端绝对不允许悬空，因为MOS电路输入阻抗很高，受外界电磁场干扰的影响大，悬空会破坏正常的逻辑功能，因此使用时一定要注意。

一般把多余的输入端接高电平或者和一个有用输入端连在一起。

1.1.4 实验内容及步骤（1）测量逻辑开关及电平指示功能用导线把一个数据开关的输出端与一个电平指示的输入端相连接，将数据开关置“0”位，电平指示灯应该不亮。

将数据开关置“1”位，电平指示灯应该亮。

以此类推，检测所有的数据开关及电平指示功能是否正常。

（2）检测脉冲信号源给示波器输入脉冲信号，调节频率旋钮，可观察到脉冲信号的波形。

改变脉冲信号的频率，示波器上的波形也应随之发生变化。

（3）检测译码显示器用导线将四个数据开关分别与一位译码显示器的四个输入端相连接，按8421码进位规律拨动数据开关，可观察到译码显示器上显示0～9十个数字。

（4）与非门逻辑功能测试①逻辑功能测试将芯片74LS20中一个4输入与非门的四个输入端A、B、C、D分别与四个数据开关相连接，输出端Y与一个电平指示相连接。

电平指示的灯亮为1，灯不亮为0。

根据表1.1中输入的不同状态组合，分别测出输出端的相应状态，并将结果填入表中。

2位二进制数据比较器实验报告一实验目的1. 熟悉Quartus II 软件的基本操作2. 学习使用Verilog HDL进行设计输入3. 逐步掌握软件输入、编译、仿真的过程二实验说明口A、B,每个端口的数据宽度为2 ，分别设为AO、A1和B0 B1、A0 B0为数据低位，、B1为数据高位。

电路的输出端口分别为EQ（A=B的输出信号）、LG（A>B时的输出信号）和SM （A<B的输出信号）。

2位二进制数据比较器真值表EQ = A0 ■ A1 ■ B0 ■ Bl + A0 ■ Al * BO * B1 4- AO * Al - BO ・Bl + A0 • Al • B0 • Bl |LG = AO * BO - Bl + AO ■ Al ■ BO 4- Al ■ Bl|SM = AO BO BL 4-AO-Al BO + Al Bl三实验要求1、完成2位二进制数据比较器的Verilog HDL程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真验证四、实验过程1程序代码⑴module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM;assig n EQ=(A==B)?1'b1:1'bO;assign LG=(A>B)?1'b1:1'bO;assign SM=(A<B)?1'b1:1'bO;en dmodule⑵module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM; reg EQ,L G,SM;always@(A or B)beginif(A==B)beginEQ<=1'b1;LG<=1'b1;SM<=1'b1;endelse if(A>B) beginEQ<=1'b1;LG<=1'b0;SM<=1'b0;endelsebeginEQ<=1'b0;LG<=1'b0;SM<=1'b1;endend en dmodule2仿真结果五、实验体会通过2位二进制数据比较器的设计，使我们更加熟悉Quartus软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。