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数字设计原理与实践 (第四版 )_课后习题答案

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数字逻辑第四版课后练习题含答案

数字逻辑第四版课后练习题含答案

数字逻辑第四版课后练习题含答案1. 第一章1.1 课后习题1. 将十进制数22转换为二进制数。

答：22 = 101102. 将二进制数1101.11转换为十进制数。

答：1101.11 = 1 x 2^3 + 1 x 2^2 + 0 x 2^1 + 1 x 2^0 + 1 x 2^(-1) + 1 x 2^(-2) = 13.753. 将二进制数1101.01101转换为十进制数。

答：1101.01101 = 1 x 2^3 + 1 x 2^2 + 0 x 2^1 + 1 x 2^0 + 0 x 2^(-1)+ 1 x 2^(-2) + 1 x 2^(-4) + 0 x 2^(-5) + 1 x 2^(-6) = 13.406251.2 实验习题1. 合成与门电路设计一个合成与门电路，使得它的输入A,B和C，只有当A=B=C=1时输出为1，其他情况输出为0。

答：下面是一个合成与门电路的示意图。

合成与门电路示意图其中，S1和S2是两个开关，当它们都被打开时，电路才会输出1。

2. 第二章2.1 课后习题1. 将十进制数168转换为八进制数和二进制数。

答：168 = 2 x 8^3 + 1 x 8^2 + 0 x 8^1 + 0 x 8^0 = 250(八进制)。

168 = 10101000(二进制)。

2. 将八进制数237转换为十进制数和二进制数。

答：237 = 2 x 8^2 + 3 x 8^1 + 7 x 8^0 = 159(十进制)。

237 = 010111111(二进制)。

2.2 实验习题1. 全加器电路设计一个全加器电路，它有三个输入A,B和C_in，两个输出S和C_out。

答：下面是一个全加器电路的示意图。

C_in|/ \\/ \\/ \\/ \\/ \\A|________ \\| | AND Gate______| |B|__| XOR |_| S\\\\ /\\ /\\ /\\ /| | OR Gate| ||_| C_out其中，AND Gate表示与门，XOR Gate表示异或门，OR Gate表示或门。

数字设计原理与实践答案整理

数字设计原理与实践答案整理

1.3ASIC Application-Specific Integrated CircuitCAD Computer-Aided DesignCD Compact DiscCO Central OfficeCPLD Complex Programmable Logic DeviceDIP Dual In-line PinDVD Digital Versatile DiscFPGA Field-Programmable Gate ArrayHDL Hardware Description LanguageIC Integrated CircuitIP Internet ProtocolLSI Large-Scale IntegrationMCM Multichip ModuleMSI Medium-Scale IntegrationNRE Nonrecurring EngineeringPBX Private Branch ExchangePCB Printed-Circuit BoardPLD Programmable Logic DevicePWB Printed-Wiring BoardSMT Surface-Mount TechnologySSI Small-Scale IntegrationVHDL VHSIC Hardware Description LanguageVLSI Very Large-Scale Integration1.4ABEL Advanced Boolean Equation LanguageCMOS Complementary Metal-Oxide SemiconductorJPEG Joint Photographic Experts GroupMPEG Moving Picture Experts GroupOK 据说是Oll Korrect（All Correct）的缩写。

数字设计原理与实践第7章作业答案

数字设计原理与实践第7章作业答案

第七章作业答案7.4 画出图7-4中所示的S-R锁存器的输出波形，其输入波形如图X7-2所示。

假设输入和输出信号的上升和下降时间为0，或非门的传播延迟是10ns（图中每个时间分段是10ns）7.5 用图X7-4中的输入波形重作练习题7-5。

结果可能难以置信，但是这个特性在转移时间比传输时间延迟短的真实器件中确实会发生。

7.6 图7-34表示出了怎样用带有使能端的D触发器和组合逻辑来构造T触发器。

请表示出如何用带有使能端的T触发器和组合逻辑来构造D触发器。

解：对于带使能端的T触发器，EN=0时状态不变，EN=1时状态变化，列出D触发器的状态转换表可得：D Q Q* EN0 0 0 00 1 0 11 0 1 11 1 1 07.7 请指出如何使用带有使能端的T触发器和组合逻辑来构造J-K触发器。

解：列出J-K触发器的状态转换表可得：Q J K Q* EN0 0 00 00 0 1 0 00 1 0 1 10 1 1 1 11 0 0 1 01 0 1 0 11 1 0 1 01 1 1 0 1JK ENQ 00 01 11 101EN=J·Q’+K·Q7.18 分析图x7—18中的时钟同步状态机，写出激励方程、激励/转移表，以及状态/输出表（状态Q2Q1QO＝000—111使用状态名A—H)。

解：激励方程：)21()01()21()01(2'⋅'⊕⊕='+⊕⊕=QQQQQQQQD21QD=1 11 1XYQ1Q2 00 01 1011 00 00 10 00 10 01 00 10 00 10 10 00 11 00 10 11 00 11 0010EN1EN2XYQ1Q2 00 01 10 11 00 00,1 10,1 00,0 10,0 01 01,0 11,0 01,0 11,0 10 10,1 01,1 10,0 00,0 11 11,000,011,001,0Q1*Q2*,ZXY S 00 01 10 11 A A,1 C,1 A,0 C,0 B B,0 D,0 B,0 D,0 C C,1 B,1 C,0 A,0 D D,0A,0D,0B,0S*,Z10Q D =7.20分析图X7—20中的时钟同步状态机。

数字电路与逻辑设计 (第四版)1--4章答案

数字电路与逻辑设计 (第四版)1--4章答案

第一章1.4（1）10101=1∗104+1∗102+1∗100（2）0.10101=1∗10−1+1∗10−3+1∗10−5（3）1010.101=1∗103+1∗101+1∗10−1+1∗10−31.5（1）(163)10=(10100011)2（2）(0.525)10=(0.100001)2（3）(41.41)10=(101001.01101000111)21.6(123)8=(1∗82+2∗8+3)10=(83)10 1.76n<(0.3)3⇒n log6<3(log3−1)⇒n<3(log3−1)log6=−2.016⇒n≤−3(8.705)10≈(12.412)61.8A(B+C+D)+BC(A̅+D̅)+D̅⇒A+A BC+D̅1.9A̅+BA+C+DA⇒A̅+B+C+D 1.10（1）F(A,B,C)|B=1&C=1=(AB+A̅C)|B=1&C=1=1（2）F(A,B,C)|A̅=1&B=1&C=1=A̅BC|A̅=1&B=1&C=1=11.11（1）1.12A̅+C ̅̅̅̅̅̅̅+D ∙(A +C ̅)(A +B )(B ̅+C )̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅= 1.13（1）F =A (B̅+C +D )(B +D ̅)=ABC +A (B⨀D ) （2）F =A̅⋅B ̅+(AB +AB ̅+A ̅B )C =A ̅⋅B ̅+C （3）F =A +A ⋅B̅⋅C ̅+AC ̅D +(C ̅+D ̅)E =A +C ̅E +D ̅E （4）F =AB̅(C +D )+BC ̅+A ̅∙B ̅+A ̅C +BC +B ̅⋅C ̅⋅D ̅=A ̅+B ̅ （5）F =(A +B )(A +C )(A +C̅)=A （6）F =(A +BC̅)(A ̅+D ̅B)̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅=B ̅+A ̅C +AD （7）F =A (A +B̅+C ̅)(A ̅+C +D )(E +C ̅⋅D ̅)=ACE +ADE 1.14（1）F (A,B,C )=∑m(2,3,6,7)=A BC +A BC +ABC +ABC =B（2）F (A,B,C,D,E )=∏M (0,4,8,12,16,20,24,28)=A ⋅B̅⋅C ⋅D ̅⋅E ̅+A ⋅B ̅⋅C ⋅D ̅⋅E ̅+A ⋅B ⋅C ⋅D ̅⋅E ̅+A ⋅B ⋅C ⋅D ̅⋅E ̅+A ⋅B ̅⋅C ⋅D ̅⋅E ̅+A ⋅B̅⋅C ⋅D ̅⋅E ̅+A ⋅B ⋅C ⋅D ̅⋅E ̅+A ⋅B ⋅C ⋅D ̅⋅E ̅=D ̅E ̅ 1.15（1）F (A,B,C )=∑m (1,3,7)=∏M (0,2,4,5,6)（2）F (A,B,C,D )=∑m(0,2,6,12,13,14)=∏M(1,3,4,5,7,8,9,10,11,15)1.16（1）F (A,B,C )=∏M(0,3,6,7)=∑m(1,2,4,5)（2）F (A,B,C,D )=∏M(0,1,2,3,4,6,12)∑m(5,7,8,9,10,11,13,14,15)1.17（1）F (A,B,C,D )=AB +A̅B ̅+CD ̅=ABC D ̅+ABC D +ABCD ̅+ABCD +A B ̅C D ̅+A B ̅C D +A B̅CD ̅+A B ̅CD +AB ̅CD ̅+A BCD ̅=∑m(0,1,2,3,6,10,12,13,14,15) （2）F (A,B,C )=(A +B )(B̅+C )=∏M(6,7,5,1)=∑m(0,2,3,4) 1.18（1）F (A,B,C )=A ⊕B +AC̅=A B +AB ̅+A C =A BC +A BC +AB ̅C +AB ̅C +A B ̅C +A BC =∑m (2,3,4,5,1)=∏M(0,6,7)（2）F (A,B,C,D )=(A +B̅+C )(A +B ̅)(A +C ̅+D ̅)(B +C ̅+D ̅)=∏M(10,11,8,9,12,4) 1.19（1）F =(AB +A B̅)(C +D )(E +C D ̅)⇒F ̅=A ⊕B +C D ̅+E ̅ （2）F =A +B +C ̅+D +E ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅⇒F ̅=A(B +C ̅+D +E ̅̅̅̅̅̅̅̅)=AB +AC +AD̅E 1.20（1）F =AB +CD +A̅C ⇒F ∗=(A +B )(C +D )(A +C )=A BC +AC +A BD （2）F =A (B̅C +BC ̅)+AC ̅⇒F ∗=(A +(B ̅+C )(B +C ))(A +C )=A +B ̅C （3）F =(A ̅+B)(B +A ̅C)̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅⇒F ∗=A B +B(A +C)̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅=B̅+AC 1.21（1）A ̅⊕B =A ⊕B ̅=A ⊕B ̅̅̅̅̅̅̅̅A̅⊕B =A ̅B ̅+AB =A⨀B A ⊕B̅=AB +A ̅B ̅=A⨀B A ⊕B ̅̅̅̅̅̅̅̅=A⨀B（2）A̅B ̅C +A ̅BC ̅+AB ̅C ̅+ABC =A ⊕B ⊕C A ⊕B ⊕C =(A ̅B +AB ̅)⊕C =(A ̅B +AB ̅)C +(A ̅B +AB̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅C =A BC +AB ̅C +A B ̅C +ABC （3）AB +BC +CA =(A +B)(B +C)(C +A)(A+B)(B+C)(C+A)=(B+AC)(C+A)=AB+BC+CA （4）AB̅+BC̅+CA̅=A̅B+B̅C+C̅A令：AB̅+BC̅+CA̅=K,K=1或0{A⟶A̅B⟶B̅C⟶C⇒A̅B+B̅C+C̅A=KAB̅+BC̅+CA̅=K=A̅B+B̅C+C̅A1.22（2）1.23（1）F(A,B,C,D)=∏M(1,3,5,7,13,15)=∑m(0,2,4,6,8,9,10,11,12,14)（2）F(A,B,C,D,E)=∏M(0,1,2,3,4,6,8,10,12,13,14)1.24（1）F(A,B,C,D)=∑m(3,5,6,9,12,13,14,15)+∑ϕ(0,1,7)()∑∑（4）F(A,B,C,D,E)=A̅̅̅̅̅̅（5）F(A,B,C,D)=A̅̅̅1.25̅̅12（2）F̅̅12（3）F1(A,B,C,D)=∑m(1,3,4,5,6,7,15)F2(A,B,C,D)=∑m(1,3,10,14,15)12第二章2.1关门电平V off=1.3V:保持电路输出高电平状态所允许的输入低电平的最大值开门电平V on=1.５V:保持电路输出低电平状态所允许的输入高电平的最小值≈1.4V:V off至V on这一段狭窄转折的中值阈值电压VＴ输入高电平时的抗干扰容限VＮＨ＝VＯＨmin−V on=2.4−1.5=0.9V输入低电平时的抗干扰容限VＮＬ＝V off−VＯＬmax=1.3−0.7=0.6V高电平：V OH(2.4～5.0V),标称值3.6V 低电平：V OL(0～0.7V),标称值0.3V2.2TTL与非门：高电平：V OH(2.4～5.0V),标称值3.6V 低电平：V OL(0～0.7V),标称值0.3V 关门电平V off=1.3V开门电平V on=1.５V阈值电压VＴ≈1.4V输入高电平时的抗干扰容限VＮＨ＝VＯＨmin−V on=2.4−1.5=0.9V输入低电平时的抗干扰容限VＮＬ＝V off−VＯＬmax=1.3−0.7=0.6V输出低电平的工作状态：N0L=I OLmax(驱动门)I IL(负载门)输出高电平的工作状态：N0H=I OH(驱动门)I IH(负载门)N I≤５V1:输入信号，V0:反相输出信号；V0下降到V m/2相对应于V1上升到V m/2之间的延迟时间称为导通延迟t PLHV0上升到V m/2相对应于V1下降到V m/2之间的延迟时间称为截止延时t PHLt PLH>t PHLt pd=(t PLH+t PHL)/2平均功耗小，速度快不能并联OC门方便线与逻辑，可并联，主要应用（1）实现与或非逻辑（2）电平转换（3）实现数据采集三态与非门（TSL）具有一个使能状态CMOS与非门抗干扰容限低，负载高，速度接近TTL，可并联2.3将与门、与非门的闲置端接1电平，而将或门、或非门闲置端接接0电平。

数字设计原理与实践第2章答案

数字设计原理与实践第2章答案

2.2将下面的八进制数转换成二进制数和十六进制数：(a) 12348=10100111002=29C16(c) 3655178=111101011010011112=1EB4F16(e) 7436.118=111100011110.0010012=F1E.24162.3将下面的十六进制数转换成二进制数和八进制数：(a) 102316=10000001000112=100438(c) ABCD16=10101011110011012=1257158(e) 9E36.7A16=1001111000110110.01111012=117066.364 82.5 将下面的数转换成十进制：(e) 10100.11012=20.812510(f) F3A516=6237310(g) 120103=13810(i) 71568=3694102.6 完成下面的数制转换：(e) 13210=100001002(f) 2385110 =5D2B16(g) 72710=104025(i) 143510=263382.7 将下面的二进制数相加，指出所有的进位：解：2.8利用减法而不是加法重复训练题2.7，指出所有的借位而不是进位。

解：2.9 将下面的八进制数相加：(b) 5 7 7 3 4+ 1 0 6 6解：(b) C 1 1 1 1 05 7 7 3 4+ 1 0 6 66 1 0 2 22.10 将下面的十六进制数相加：(b) 4 F 1 A 5+ B 8 D 5解：(b) 4 F 1 A 5+ B 8 D 55 A A 7 A2.11 写出下面每个十进制数的8位符号—数值、二进制补码、二进制反码表示：+25、+120、+82、42、6、111。

解：对正数来说，规定其符号—数值、二进制补码、二进制反码表示相同，符号位为0。

对负数，规定其符号—数值码为对应整数的符号—数值码符号位取反，其二进制补码为对应整数的补码，其二进制反码为对应整数的反码。

数字设计原理与实践第四章答案

数字设计原理与实践第四章答案

=W X Y Z Z+W X X Y Z
+W W X Y Z +W X Y Y Z
0
习题4.6(b)

F = A B +A B C D+A B D E+A B C E+A B C E
F X Y Z = X,Y,Z (1， 2, 4, 7) FD = X,Y,Z (0,3,5,6) X,Y,Z (1,2, 4, 7) =F
所以是自对偶的
习题4.47
（e）F’(A,B,…,Z)=FD(A’,B’,…,Z’) FD(A,B,…,Z)=F’(A’,B’,…,Z’) P135 当为1的变量数大于3个时，
00 01
11
10 0
0 0
0 0
0
习题4.24
(X+Y)(X'+Z)=XX'+XZ+X'Y+YZ = XZ+X'Y+YZ （由T11） =XZ+X'Y 证毕 习题4.25

N输入与门可以由N-1个2输入的与来实现。 对于N输入与非门是不可以由N-1个2输入的 与非门来实现的。可举反例来证明。
F=A B A B+A B
习题4.36

A
B
F
0 0 1 1
0 1 0 1
1 0 0 1
F=A
B A B+A B
习题4.39
两输入的与非门可以构成完全集； 由题可知，2 输入的与门，或门，反相器可 以构成完全集，所以只要证明 2 输入的与门， 或门，反相器可以由与非门来表示， AB=((AB)')'=((AB)'·1)' A+B=((A+B)')'=(A'·B')' =((A·A)'·(B·B)')' A'=(A·A)'

数字设计原理与实践第四版课后习题答案

数字设计原理与实践 (第四版 )_课后习题答案数字设计原理与实践 (第四版) 是一本广泛使用于电子工程、计算机科学等领域的教材，它介绍了数字电路的基础知识和设计方法。

课后习题是巩固学习内容、提高理解能力的重要部分。

下面是一些课后习题的答案，供参考。

第一章绪论1. 什么是数字电路？数字电路是一种使用二进制数表示信息并通过逻辑门实现逻辑功能的电路。

2. 简述数字系统的设计过程。

数字系统的设计过程包括需求分析、系统规格说明、逻辑设计、电路设计、测试和验证等步骤。

3. 简述数字电路的分类。

数字电路可以分为组合逻辑电路和时序逻辑电路两类。

组合逻辑电路的输出只取决于当前输入，时序逻辑电路的输出还受到过去输入的影响。

4. 什么是门电路？门电路是由逻辑门组成的电路，逻辑门是实现逻辑运算的基本模块。

第二章组合逻辑电路设计基础1. 简述一下布尔代数的基本概念。

布尔代数是一种用于描述逻辑运算的数学系统。

它包括逻辑变量、逻辑表达式、逻辑运算等概念。

2. 简述编码器和译码器的功能和应用。

编码器用于将多个输入信号转换为较少的输出信号，译码器则将少量输入信号转换为多个输出信号。

它们常用于数据压缩、信号传输和地址译码等应用中。

3. 简述多路选择器的功能和应用。

多路选择器根据选择信号选择其中一个输入信号并输出，它可以实现多个输入信号的复用和选择。

它常用于数据选择、信号传输和地址译码等应用中。

第三章组合逻辑电路设计1. 简述组合逻辑电路的设计方法。

组合逻辑电路的设计方法包括确定逻辑功能、编写逻辑表达式、绘制逻辑图和验证电路正确性等步骤。

2. 请设计一个3位二进制加法器。

一个3位二进制加法器可以通过将两个2位二进制加法器和一个与门连接而成。

3. 简述半加器和全加器的功能和应用。

半加器用于实现两个二进制位的相加，它的输出包括和位和进位位。

全加器则用于实现三个二进制位的相加，它的输出包括和位和进位位。

它们常用于二进制加法器的设计。

第四章时序逻辑电路设计基础1. 简述触发器的功能和应用。

数字设计原理与实践第四版中文答案

61
42.E1F=2100 100.011 110 001 111=811.6347 )e(
61
1DABA=2100 010 110 101 110 101 01=81235352 )d(
61
F 4 B E 1 = 2 1 1 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 = 87 1 5 5 6 3 ) c (
14 66 =9843 ) b(
2
10 1 111 1 =52 1 )a (
。 换 转 制 数的 面 下 成 完 6 . 2
57812.843=6183.C51 )j( 4 9 6 3 = 86 5 1 7 ) i ( 7 3 8 3 4 = 6 1D 3 B A ) h ( 831=301021 )g( 37326 = 615 A 3 F ) f ( 5 2 1 8 . 0 2 =2 1 0 1 1 . 0 0 1 0 1 ) e ( 1 9 4 3 6 = 83 0 0 4 7 1 ) b ( 5213.55=842.76 )d(
') D ⋅ C ⋅ ) B + A (( = Z �解
。 图 辑 逻 的应 对 出 画 V N I , R O � D N A 用 采 � 图 路 电 I A O 的 示 所 � b � 1 1 . 3 X 图对 2 1 . 3
。限容声噪 CD 的态低与态高定确�性特器相反的示所 12.3X 图 对 � V 5 . 3 和 V 5 . 1 为 置 设 别 分值 阈 平 电 高 和 值 阈 平 电 低 出 输 若 1 2 . 3
3 8 1 = 21 1 1 0 1 1 0 1 ) c (
701=21101011 )a(
。 数 制 进 十 成 换 转 数 的 面 下 将 5. 2

数字设计-原理与实践(第四版)课后习题答案

第1 章习题参考答案:1-6 一个电路含有一个2 输入与门（AND2），其每个输入/输出端上都连接了一个反相器；画出该电路的逻辑图，写出其真值表；能否将该电路简化解：电路图和真值表如下：由真值表可以看出，该电路与一个2 输入或门（OR2）相同。

第2 章习题参考答案:将下面的八进制数转换成二进制数和十六进制数。

(a) 12348=1 010 011 1002=29C16(b) 1746378=1 111 100 110 011 1112=F99F16(c) 3655178=11 110 101 101 001 1112=1EB4F16(d) =10 101 011 101 011 010 0012=ABAD116(e) =111 100 011 0012=(f) =100 101 011 001 100 111 12=将下面的十六进制数转换为二进制数和八进制数。

(a) 102316=1 0000 0010 00112=100438(b) 7E6A16=111 1110 0110 10102=771528(c) ABCD16=1010 1011 1100 11012=1257158(d) C35016=1100 0011 0101 00002=1415208(e)=1001 1110 10102=(f)=1101 1110 1010 1110 1110 11112=将下面的数转换成十进制数。

(a) =107 (b) 1740038=63491 (c) 2=183(d) = (e)= (f)F3A516=62373(g) 120103=138 (h) AB3D16=43837 (i) 71568=3694(j) =完成下面的数制转换。

(a) 125= 1 111 1012 (b) 3489= 66418 (c) 209= 11 010 0012(d) 9714= 227628 (e) 132= 10 000 1002 (f) 23851= 5D2B16(g) 727= 104025 (h) 57190=DF6616 (i) 1435=26338(j) 65113=FE5916将下面的二进制数相加，指出所有的进位：(a) S：1001101 C：100100(b) S: 1010001 C: 1011100(c) S: 0 C: 0(d) S: C:利用减法而不是加法重复训练题，指出所有的借位而不是进位：(a) D：011 001 B：110000 (b) D：111 101 B：1110000(c) D： B：00111000 (d) D：1101101 B：写出下面每个十进制数的8 位符号－数值，二进制补码，二进制反码表示。

电子科技大学2013考研专业课入学复试资料大全

∙出版社:机械工业出版社;∙作者：林生、葛红等译∙原价：75.00∙本店促销价:RBM30元/本（数量有限，售完为止）购买全套资料如果还需要教材，请另外留言注明加购，全套资料不含教材！2.《数字逻辑设计及应用》∙出版社:清华大学出版社∙作者：姜书艳林水生等∙原价：29.00本店促销价:RBM12元/本（二手，数量有限，售完为止）购买全套资料如果还需要教材，请另外留言注明加购，全套资料不含教材！[全套资料构成]序列一：数字逻辑设计（科大内部资料）全程导学资料简介：本资料作为指定教材同步辅导，由电子科大数字逻辑课程组编写。

内容包括各章知识要点、典型例题解析、同步练习题及解答，建议作为第一阶段基础复习使用。

序列二：数字逻辑设计及应用本科教学课件内容简介:本科课件是科大教研中心授课的重点教案，里面包含了本科教学的内容及要求；本科教学的重点难点以及解决办法；本科教学的重点作业习题。

第一轮复习参考本科课堂讲义，就相当于与本校学生一样听了该校老师讲授的课程，众所周知，考研专业课之所以对本校学生有很大优势，其中最重要方面考研专业课的出题的重点难点和本科要求差不多。

所以本科讲义对外校考研把握科大最新出题动向和最新大纲要求具有重要参考价值。

所以第一轮复习我们建议看教材的同时结合本科讲义，当然也要认真做本科教学老师布置的作业。

这样专业课基础知识更牢，对后继阶段复习帮助很大。

建议第一阶段基础复习使用。

序列三：数字设计原理与实践第四版（习题答案+复习总结）内容简介：关于本科教学老师布置的作业一定要认真完成，这些作业题体现了这门课程的重点难点疑点，这些题目都很典型，和代表性，对巩固教材知识和提高自己解题能力都很有帮助，这些题目有时也会出现在真题的原题中。

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序列四：数字逻辑电路本科期末考题合集（6套试卷附答案）资料简介：期末试题难度要低于考研试题，多少重点难点差不多，有时考研真题也会出自于往届期末题库里面，所以期末题库含金量还是很高，可以在专业课第一轮基础复习后检验自己复习效果。

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pnRR 0.35 0.02 = 4.4 −
pnRR 0.91 4 = 3.84 − 联立求解可得：R = 0.151kΩ = 151Ω p 低态输出时可以建立下列方程：
npRR 0.1 2 = 4.65 −
npRR 0.33 4 = 4.42 − 联立求解可得：R = 0.060kΩ = 60Ω n 3.27 对于表 3-3 所列的 74HC00 ， 若设 VOLmax=0.33V,VOHmin=3.84V,Vcc=5V,对于下列电阻负载，确定该系列的 商用器件是否能够驱动（任何情况下输出电流不能超出 IOLmax 和 IOHmax）. 解：根据表 3-3，对于选定的输出电压，最大输出电流限制为 4mA. c)820Ω接地：考虑高态输出，等效电路如下： I=3.84/0.82=4.683 > 4mA 不能驱动。 e) 1kΩ接 Vcc：考虑低态输出，等效电路如下： I=（5-0.33）/1=4.67 > 4mA 不能驱动。 f) 1.2kΩ接 Vcc, 820Ω接地：需要分别考虑低态输出和高态输出。 低态输出等效电路如下： I=（2.03-0.33）/0.487 = 3.49 < 4mA 可以驱动。 高态输出等效电路如下： I=（3.84-2.03）/0.487 = 3.72 < 4mA 可以驱动。 3.40 一个发光二极管导通时的电压降约为 2.0V，正常发光时需要约 5mA 的电流。当发光二极管如图 3－54（a）那样连接时，确定上拉 电
2.11 写出下面每个十进制数的 8 位符号－数值，二进制补码，二进 制反码表示。 (a) +25 原码: 0001 1001 反码: 0001 1001 补码: 0001 1001 (b) +120 0111 1000 0111 1000 0111 1000 (c) +82 0101 0010 0101 0010 0101 0010 (d) –42 10101010 11010101 11010110 (e) –6 1000 0110 1111 1001 1111 1010 (f) –111 1110 1111 1001 0000 1001 0001 2.12 指出下面 8 位二进制补码数相加时是否发生溢出。 (a)1101 0100+1110 1011= 1011 1111 不存在溢出 (b)1011 1111+1101 1111= 1001 1110 不存在溢出 (c)0101 1101+0011 0001= 10001110 存在溢出 (d)0110 0001+0001 1111= 1000 0000 存在溢出 2.33 对于 5 状态的控制器，有多少种不同的 3 位二进制编码方式？ 若是 7 状态或者 8 状态呢？ 解：3 位二进制编码有 8 种形式。 对于 5 状态，这是一个 8 中取 5 的排列：N=8x7x6x5x4= 6720 对于 7 状态，这是一个 8 中取 7 的排列：N=8x7x6x5x4x3x2= 40320 对于 8 状态，种类数量与 7 状态时相同。 2.34 若每个编码字中至少要含有一个 0，对于表 2-12 的交通灯控制 器，有多少种不同的 3 位二进制编码方式？ 解：在此条件下，只有 7 种可用的 3 位二进制码，从中选取 6 个进 行 排列，方式数量为：N=7x6x5x4x3x2=5040 2.35 列出图 2-5 的机械编码盘中可能会产生不正确位置的所有 “坏” 边界。 解：001/010、011/100、101/110、111/000 2.36 作为 n 的函数，在使用 n 位二进制编码的机械编码盘中有多少 个“坏”边界？ 解：有一半的边界为坏边界：2n-1。 数字逻辑第 3 章参考解答： 3.11 对图 X3.11（a）所示的 AOI 电路图，采用 AND，OR,INV 画出对 应的逻辑图。 解：Z = (A⋅ B + C + D)' 3.12 对图 X3.11（b）所示的 OAI 电路图，采用 AND，OR,INV 画出对 应的逻辑图。 解：Z = ((A + B )⋅C ⋅ D)' 13 画出 NOR3 对应的电路图。 解：3 输入端或非门结构应为：上部 3 个 P 管串联，下部 3 个 N 管 并 联，结构如图所示。 3.15 画出 OR2 所对应的电路图。
P = RI2 = 4.2 x (1.19)2 = 5.95 mW 3.33 对于下列电阻电容的组合，确定时间常数 RC 解：a) 5ns b)705ns c)2.21ns d)100ns 3.34 对于一个 CMOS 电路，将电源电压增加 5%，或者将内部电容和 负载电容增加 5%，哪种方式会导致更大的功率消耗。 答：CMOS 的电源消耗主要是动态消耗，其关系为 P CV f D = 2 ；由该关 系可以得出电源增加将导致更大的功率消耗。 3.68 分析图 3-37 所示反相器的下降时间，设 RL=900Ω，VL=2V。 解：该电路图可以等效为下列带开关的一阶电路图。当输出从高态 转 为低态时，可以等效为开关 K 从位置 1 转到位置 2。 按照一阶电路三要素法的分析方法，对于电容上的电压分析如下： 初态：VH=4.45V 终态：VL=0.2V 换路后的等效电阻：R=90Ω 电路时间常数： τ = RC = 9ns 输出电压随时间变化关系为： ( ) t /τ OUT L H L V = V + V −V e− 由上式可以得出从 3.5V 到 1.5V 的下降时间为： ns V tV L L 9.1 1.5 ln 3.5 ≈ − − Δ =τ 3.69 分析图 3-37 所示反相器的上升时间，设 RL=900Ω，VL=2V。 解：与上题类似进行分析，当输出从低态转为高态时，可以等效为 开 关 K 从位置 12 到位置 1。 按照一阶电路三要素法的分析方法，对于电容上的电压分析如下： 初态：VL=0.2V 终态：VH=4.45V
换路后的等效电阻：R=164Ω 电路时间常数： τ = RC = 16.4ns 输出电压随时间变化关系为： ( )(1 t /τ ) OUT L H L V = V + V −V − e− 由上式可以得出从 1.5V 到 3.5V 的上升时间为： ns V tV H H 19 3.5 ln 1.5 ≈ − − Δ =τ 数字逻辑第四章参考解答： 4-5 根据 Demorgan 定理，X + Y ⋅ Z 的补为 X '⋅Y '+Z'。但这两个函数在 XYZ=110 时都等于 1。对于一个给定的输入组合，一个函数和其补函 数怎么能都等于 1 呢？出了什么错误？ 答：在利用定理时，没有考虑到运算先后顺序，正确的补函数应该 为： (X +Y ⋅ Z)'= X '⋅(Y ⋅ Z)'= X '(Y '+Z') = X '⋅Y'+X '⋅Z' 4.7 请写出下面各个逻辑函数的真值表. a) F = X '⋅Y + X '⋅Y '⋅Z 可先简化为：F = X '⋅(Y + Y 'Z ) = X '(Y + Z ) c) F=W+X’·(Y’+Z)=W+X’·Y’+X’·Z WXYZFWXYZF 0000110001 0001110011 0010010101 0011110111 0100011001 0101011011 0110011101 0111011111 h) F=(((A+B)’+C’)’+D)’=A’·B’ ·D’+C’·D’ ABCDFABCDF 0000110001 0001010010 0010110100 0011010110 0100111001 0101011010
阻的适当值。 解：根据 3.7.5 所给的条件，低态输出电平 VOLmax=0.37V。对应等效 电路如下： R=(5-2-0.37)/5=0.526kΩ 3.65 在图 3-32（b)中，有多少电流与功率被浪费了。 解：浪费的电流为流过 4kΩ电阻的电流： I=(5-0.24)/4=1.19 mA 浪费的功率为上述电流经过两个电阻产生的功率：
解：在 NOR2 电路的输出端后面级联一个 INV。 3.59 画出图 X3.59 逻辑图所对应的电路图。 解： 3.21 若输出低电平阈值和高电平阈值分别设置为 1.5V 和 3.5V，对 图 X3.21 所示的反相器特性，确定高态与低态的 DC 噪声容限。 解：由图中可以看到，输出 3.5V 对应的输入为 2.4V,输出 1.5V 对应 的输入为 2.5V； 所以，高态噪声容限为：3.5-2.5=1 V ;低态噪声 容限为：2.4-1.5=0.9 V。 3.26 利用表 3-3 计算 74HC00 的 p 通道和 n 通道的导通电阻。 解：采用极端值计算（对商用芯片，最低电源电压设为 4.75V） 表中所列输出电压与电流关系如图所示： 根据电流定律，高态输出时可以建立下列方程：
第 1 章: 1-6 一个电路含有一个 2 输入与门（AND2），其每个输入/输出端上 都 连接了一个反相器；画出该电路的逻辑图，写出其真值表；能否将 该 电路简化？ 解：电路图和真值表如下： 由真值表可以看出，该电路与一个 2 输入或门（OR2）相同。 第 2 章习题参考答案: 2.2 将下面的八进制数转换成二进制数和十六进制数。 (a) 12348=1 010 011 1002=29C16 (b) 1746378=1 111 100 110 011 1112=F99F16 (c) 3655178=11 110 101 101 001 1112=1EB4F16 (d) 25353218=10 101 011 101 011 010 0012=ABAD116 (e) 7436.118=111 100 011 110.001 0012=F1E.2416 (f) 45316.74748=100 101 011 001 110.111 100 111 12=4ACE.F2C16 2.3 将下面的十六进制数转换为二进制数和八进制数。 (a) 102316=1 0000 0010 00112=100438 (b) 7E6A16=111 1110 0110 10102=771528 (c) ABCD16=1010 1011 1100 11012=1257158 (d) C35016=1100 0011 0101 00002=1415208 (e)9E36.7A16=1001 1110 00110110.0111 10102=117066.3648 (f)DEAD.BEEF16=1101 1110 1010 1101.1011 1110 1110 11112 =157255.5756748 2.5 将下面的数转换成十进制数。 (a) 11010112=107 (b) 1740038=63491 (c) 101101112=183 (d) 67.248=55.3125 (e)10100.11012=20.8125 (f)F3A516= 62373 (g) 120103=138 (h) AB3D16=43837 (i) 71568=3694 (j) 15C.3816=348.21875 2.6 完成下面的数制转换。 (a) 125= 1 111 1012 (b) 3489= 66418 (c) 209= 11 010 0012 (d) 9714= 227628 (e) 132= 10 000 1002 (f) 23851= 5D2B16 (g) 727= 104025 (h) 57190=DF6616 (i) 1435=26338 (j) 65113=FE5916 2.7 将下面的二进制数相加，指出所有的进位： (a) S：1001101 C：100100 (b) S: 1010001 C: 1011100 (c) S: 101000000 C: 111111110 (d) S: 11011111 C: 11000000 2.8 利用减法而不是加法重复训练题 2.7，指出所有的借位而不是进 位： (a) D：011 001 B：110000 (b) D：111 101 B：1110000 (c) D：10000110 B：00111000 (d) D：1101101 B：11110010