基带板原理图设计文档
1、系统框图
根据与41所沟通，系统框图如下，基带板与RF、主控板、时序板、中频RX和中频TX板的连接关系如下,
2、功能要求：
基带板要完成的功能包括：协议软件的处理、物理层软件的处理、系统定时和对RF的控制数据处理。
为了完成这些内容，系统包含arm、dsp和fpga三个主要器件，其中ARM完成协议软件处理、DSP负责处理物理层软件中的部分内容、FPGA完成系统定时和物理层算法的部分内容。
3、系统框图
时序板
中频Rx
ROBCM M AMDHO
为了实现LTE基带处理的各种功能和与其他各个处理板的数据交换和接口需要，进行了基带板原理图设计。
FPGA
基带板片
中频Tx
ARM
Dual_ports SRAM
DDR2
DDR2
MT47H64M16BT
MT47H64M16BT
ARM:
完成操作系统及协议、应用等功能，其支持的借口比较丰富； 接口描述： DRAM controller : DDR RAM ；
SROM controller : FLASH ，与 DSP 、FPGA 共用，用于 boot 代码的存储；
FPGA 上的RAM ，预留，防止协议中有算法需要用硬件实现; 双端口 RAM1，用于与DSP 交换数据； 双端口 RAM2，用于与41所应用板交换数据；
I2C :用于power 、clk 芯片的控制； I2S ：用于 codic 和 blue tooth ； SPI ：与FPGA 间发送控制信息；
UART :用于 trace; USB :用于应用；
GPIO ：用于与 FPGA 和 DSP 之间产生硬件中断；
TRACE
*
"i
I UART0
USB
JTAG
CODEC CLK&POWER
CPLD
bluetooth I2C0
I2S1
ARM
S3C6410X
I2S0
GPIO SROM CONTROLLER 41所应用板
GPIO RAM BOOT EMIFA JTAG
L
JTAG
41所RF 板
PCI SLOT FPGA XC5VSX95T Dual_ports SRAM IDT70P28L
DSP
TMS320C6455
:'Rapid IO
.u ■ BJ .I .1 u a-i
GPIO
FLASH(A/O) K9F1G08UOC /K8P5615UQA FLASH S29AL032D
RAM GPIO
Ethernet
Dual_ports SRAM IDT70P28L
T M
GPIO
AIC23
CODEC
UART
CPLD
JTAG :调试接口；
DSP:完成物理层流程及算法；
EMIFA : FLASH ，与ARM 、FPGA 共用，用于boot 代码的存储；
FPGA上的RAM，用于与FPGA数据交换；双端口RAM1 ，用于与
ARM 交换数据；
DDR2: DDR RAM ；
I2C :与FPGA相连，用于交换控制信息；
McBSP0 :用于CODIC
McBSP1 :与FPGA 相连，用于交换数据信息；
Rapid IO :与FPGA相连，用于交换数据信息；
GPIO :用于与FPGA和ARM之间产生硬件中断；
FPGA: 完成系统定时、射频数据的接收及部分物理层算法；
PCI:用于与射频交换数据，需要确认。
4、时钟设计
LET 要求的采样时钟: 122.88MHz
ARM 工作时钟:
12MHz ，可以通过外部的晶振提供或外部的时钟提供；
27MHz ，用于其中的某些模块，可以选择是否使能；
32.768KHz ，看门狗时钟；
DSP 工作时钟:
CLKIN1 : 33.3~66.6MHz 选50MHz
CLKIN2 : 12.5~26.7MHz 选25MHz
EMIFCLK : 160或200 MHz 选200 MHz
SRIO CLK : 125 或156.25 或312.5 MHz 选择125MHz 备156.25MHz
系统时钟为20MHz ，通过TI 的CDCE937 产生DSP 和ARM 的输入时钟
v
OUT
Freq
Y1 20MHz To FPGA Y2 25MHz DSPPLL1 : Y3 125MHz SRIO 1 Y4 50MHz DSPPLL2 Y5 200MHz DSP EMIFA Y6 12MHz ARM
Y7 48MHz
Y8 122.88 MHz LTE toFPGA
Y9 122.88 MHz
考虑到板子单独使用和与 41所接口使用的情况： 单独使用安上述设置使用
与41所接口使用时，系统时钟由
41所射频板提供，时钟为 122.88MHz ，经过CPLD 分频后得到15.36MHz 的时钟,
再输出到CDCE946后产生相应的其他时钟，输入为：
OUT
Freq
Y2 25MHz DSPPLL1「 Y3 125MHz SRIO Y4 50MHz DSPPLL2 Y5 200MHz DSP EMIFA Y6 12MHz ARM :
Y7
48MHz
PLL3 wTi SSC
PLU*
□ IXJUr
34 -U! HT Com
Y1
Y2
Y3
U
Y5
¥6
Y7
Y 』
