EDA技术及应用【朱正伟】第五章课后习题部分答案

习题参考答案第2章1．可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL2．EPC型号的存储器3．（1）编程输入（2）编译若编译不成功，需要回到第一步检查编程输入，直到编译成功为止（3）仿真仿真的结果直接反映编程的结果，若结果不正确，也需要返回到第一步，重复前面的过程（4）下载4．FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。

因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。

CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。

FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。

CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。

5．67．宏单元、PIA、I/O控制块8．MAX7000系列一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。

但是编写次数有限，编程的速度不快；FLEX10K系列采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。

因此，需在FPGA外加专用配置芯片，将配置数据写入其中，系统每次上电自动将数据引入专用配置芯片中。

第3章1．设计输入、项目编译、仿真和定时分析、编程下载2．（1）原理图输入适合于对系统电路很熟悉的情况或用在对时间特性要求较高的场合；（2）波形图输入适用于时序逻辑和有重复性的逻辑函数；（3）文本输入适用于从逻辑门层次的描述到整个系统的描述。

；（4）层次化输入适用于结构较复杂的系统。

3．优点：（1）支持模块化，底层模块可反复被调用，多个底层模块可由不同的设计者同时使用，提高了设计效率；（2）设计方法比较自由；（3）团队之间的合作方便灵活。

EDA技术与应⽤课后习题答案（6）EDA技术与应⽤课后习题答案 CLK: IN STD_LOGIC; --状态机⼯作时钟 EOC: IN STD_LOGIC; --转换状态指⽰，低电平表⽰正在转换 ALE:OUT STD_LOGIC; --8个模拟信号通道地址锁存信号 START:OUT STD_LOGIC; --转换开始信号 OE:OUT STD_LOGIC; --数据输出三态控制信号 ADDA:OUT STD_LOGIC; --信号通道最低位控制信号 LOCK0:OUT STD_LOGIC; --观察数据锁存时钟 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8位数据输出 END ADCINT; ARCHITECTURE behav OF ADCINT IS TYPE states IS(st0,st1,St2,st3,st4); --定义各状态⼦类型 SIGNAL current_state,next_state: states:=st0; SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK: STD_LOGIC;--转换后数据输出锁存时钟信号 BEGIN ADDA<='1';--当ADDA<='0'，模拟信号进⼊通道IN0;当ADDA<='1'，则进⼊通道INI Q<=REGL;LOCK0<=LOCK; COM: PROCESS(current_state,EOC) BEGIN --规定各状态转换⽅式 CASE current_state IS WHEN st0=> ALE<='0';START<='0';LOCK<='0';OE<='0'; next_state<=st1; --0809初始化 WHEN st1=> ALE<='1';START<='1';LOCK<='0';OE<='0'; next_state<=st2 ;--启动采样 WHEN st2=> ALE<='0';START<='0';LOCK<='0'; OE<='0'; IF(EOC='1') THEN next_state<=st3;--EOC=1表明转换结束 ELSE next_state<=st2; END IF; --转换未结束，继续等待 WHEN st3=> ALE<='0';START<='0';LOCK<='0';OE<='1'; next_state<=st4;--开启OE，输出转换好的数据 WHEN st4=> ALE<='0';START<='0';LOCK<='1';OE<='1';next_state<=st0; WHEN OTHERS=>next_state<=st0; END CASE; END PROCESS COM; REG:PROCESS(CLK) BEGIN IF(CLK'EVENT AND CLK='1') THEN current_state<=next_state; END IF; END PROCESS REG; --由信号current_state将当前状态值带出此进程：REG LATCH1: PROCESS(LOCK) --此进程中，在LOCK的上升沿，将转换好的数据锁⼊ BEGIN IF LOCK='1' AND LOCK'EVENT THEN REGL<=D; END IF; END PROCESS LATCH1; END behav; 8-5在不改变原代码功能的条件下⽤两种⽅法改写例8-2，使其输出的控制信号(ALE、START、OE、LOCK)没有⽑刺。

1.1、设计集成计数器74161，设计要求如下：4-BIT BINARY UP COUNTER WITH SYNCHRONOUS LOAD AND ASYNCHRONOUS CLEAR NOTEINPUTS： CLK LDN CLRN D C B AOUTPUTS：QD QC QB QA RCO*RCO = QD & QC & QB & QALIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 ISPORT(CLK,LDN,CLRN : IN STD_LOGIC;D,C,B,A : IN STD_LOGIC;CARRY : OUT STD_LOGIC;QD,QC,QB,QA : OUT STD_LOGIC);END;ARCHITECTURE A OF CNT4 ISSIGNAL DATA_IN: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINDATA_IN<=D&C&B&A;PROCESS(DATA_IN,CLK,LDN,CLRN)VARIABLE CNT:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLRN='0' THENCNT:=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1' THENIF LDN='0' THENCNT:=DATA_IN;ELSECNT:=CNT+1;END IF;END IF;CASE CNT ISWHEN "1111"=> CARRY<='1';WHEN OTHERS=> CARRY<='0';END CASE;QA<=CNT(0);QB<=CNT(1);QC<=CNT(2);QD<=CNT(3);END PROCESS;END A;1.2、设计一个通用双向数据缓冲器，要求缓冲器的输入和输出端口的位数可以由参数决定。

eda 技术及应用课后习题答案【篇一：eda 技术实用教程(第四版)》习题答案】ss=txt>1 习题1- 1 eda 技术与asic 设计和fpga 开发有什么关系？fpga 在asic 设计中有什么用途？p3~41- 2 与软件描述语言相比，vhdl 有什么特点? p6l- 3 什么是综合?有哪些类型? 综合在电子设计自动化中的地位是什么? p51- 4 在eda 技术中，自顶向下的设计方法的重要意义是什么? p7~101- 5 ip 在eda 技术的应用和发展中的意义是什么? p22~141- 6 叙述eda 的fpga/cpld 设计流程，以及涉及的eda 工具及其在整个流程中的作用。

(p11~13)2 习题2- 1 olmc (输出逻辑宏单元)有何功能? 说明gal 是怎样实现可编程组合电路与时序电路的。

p34~362- 2 什么是基于乘积项的可编程逻辑结构? p33~34 ，40 什么是基于查找表的可编程逻辑结构? p40~412- 3 fpga 系列器件中的lab 有何作用? p43~452- 5 解释编程与配置这两个概念。

p582- 6 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的pld 器件归类为cpld ；将基于查找表的可编程逻辑结构的pld 器什归类为fpga ，那么，apex 系列属于什么类型pld 器件? max ii 系列又属于什么类型的pld 器件?为什么? p54~563 习题3- 1 画出与以下实体描述对应的原理图符号元件: entity buf3s is -- 实体1: 三态缓冲器port(input:in std_logic; -- 输入端enable:in std_logic; -- 使能端output:out std_logic); -- 输出端end buf3s ;entity mux21 is -- 实体2: 2 选1 多路选择器port(in0, in1,sel: in std_logic; output:out std_logic);3- 2 图3-16 所示的是4 选1 多路选择器,试分别用if_then 语句和case 语句的表达方式写出此电路的vhdl 程序,选择控制信号s1 和s0 的数据类型为std_logic_vector; 当s1='0',s0=；'s01'='0',s0= ；'1' s1 =' 1' ,s0=和Sf='1' ,s0=时，分别执行y=a、y=b、y=c、y=d。

第一章1.什么叫EDA技术？及狭义定义（书P1）Electronic Design Automation--电子设计自动化。

EDA的广义定义范围包括：半导体工艺设计自动化、可编程器件设计自动化、电子系统设计自动化、印刷电路板设计自动化、仿真与测试、故障诊断自动化、形式验证自动化统称EDA工程。

2.EDA发展历程：CAD- CAE -EDA3 .EDA技术的主要内容实现载体（硬件基础）：大规模可编程逻辑器件(PLD_Programmable Logic Device)描述方式：硬件描述语言(HDL_Hard descripation Lauguage，VHDL，Verilog HDL等)设计工具：开发软件、开发系统硬件验证：实验开发系统FPGA 在结构上主要分为三个部分，即可编程逻辑单元，可编程输入/输出单元和可编程连线三个部分。

CPLD在结构上主要包括三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。

4.硬件描述语言(HDL_Hardware Description Language)VHDL：IEEE标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描述语言。

系统级抽象描述能力较强。

Verilog：支持的EDA工具较多，适用于RTL级和门电路级的描述，其综合过程较VHDL 稍简单，门级开关电路描述能级较强，但其在高级描述方面不如VHDL。

ABEL：一种支持各种不同输入方式的HDL，系统级抽象描述能力差，适应于门级电路描述。

5. 仿真工具功能仿真（也叫前仿真、系统级仿真、行为仿真）验证系统的功能。

时序仿真（也叫后仿真、电路级仿真）：验证系统的时序特性、系统性能。

6. EDA的工程设计流程（P8）第二章1.在系统可编程技术(ISP)定义ISP(In_System Programmability/Programming)是指对器件、电路板、整个电子系统进行逻辑重构和修改功能的能力。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY12 ISPORT ( CLK ,DA TAIN,RESET : IN STD_LOGIC;Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY12;ARCHITECTURE behav OF MEALY12 ISTYPE states IS (st0, st1, st2, st3,st4);SIGNAL STX : states ;BEGINCOMREG : PROCESS(CLK,RESET) BEGIN--决定转换状态的进程IF RESET ='1' THEN STX <= ST0;ELSIF CLK'EVENT AND CLK = '1' THEN CASE STX ISWHEN st0 => IF DA TAIN = '1' THEN STX <= st1;Q <= "10000" ;else Q<="01010" ;END IF;WHEN st1 => IF DA TAIN = '0' THEN STX <= st2;Q <= "10111" ;else Q<="10100" ; END IF;WHEN st2 => IF DA TAIN = '1' THEN STX <= st3; Q <= "10101" ;else Q<="10011" ;END IF;WHEN st3=> IF DA TAIN = '0' THEN STX <= st4; Q <= "11011" ;else Q<="01001" ;END IF;WHEN st4=> IF DA TAIN = '1' THEN STX <= st0; Q <= "11101" ;else Q<="01101" ;END IF;WHEN OTHERS => STX <= st0; Q<="00000" ;END CASE ;END IF;END PROCESS COMREG ;END behav;（例5-5，双进程时序图）（单进程时序图）要求一：表达的是moore型状态机，特点是输出仅为当前状态的函数。

第一章 EDA概述一、填空题1．2000年推出的Pentium 4微处理器芯片的集成度达——万只晶体管。

2．一般把EDA技术的发展分为——、——和——三个阶段。

3．在EDA发展的——阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板(PcB)布局布线等工作。

4．在EDA发展的——阶段，人们可以将计算机作为单点设计工具，并建立各种单元库，开始用计算机将许多单点工具集成在一起使用。

5．EDA设计流程包括——、——、——和——四个步骤。

6．EDA的设计验证包括——、——和——三个过程。

7．EDA的设计输入主要包括——、——和———。

8．文本输入是指采用——进行电路设计的方式。

9．功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为——。

10．时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为——或——。

11．当前最流行的并成为1EEE标准的硬件描述语言包括————和——。

12．采用PLD进行的数字系统设计，是基于芯片的设计或称之为——的设计。

13．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为——的设计法。

14．EDA工具大致可以分为——、——、———、———和——等五个模块。

15．将硬件描述语吉转化为硬件电路的重要工具软件称为——————。

二、单项选择题1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( )。

①设计输入②设计输出③仿真④综合2．一般把EDA技术的发展分为( )几个阶段。

①2 ②3 ③4 ④53．AHDL属于( )描述语言。

①普通硬件②行为③高级④低级4．vHDL属于( )描述语言。

①普通硬件②行为③高级④低级5．包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( )。

1.试说明实体端口模式BUFFER和INOUT的不同之处?答:BUFFER端口：缓冲模式，具有读功能的输出模式，即信号输出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使用.而INOUT端口:双向模式，即信号的流通是双向的，既可以对此端口赋值，也可以通过此端口读入数据.2.VHDL的数据对象有哪几种？它们之间有什么不同？答：VHDL的数据对象有三种:信号、变量、常量. 它们之间的的区别如下：信号赋值至少有δ延时，而变量和常量没有;信号除当前值外，有许多相关信息，变量只有当前值，常量的值在设计实体中始终不变；进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于它被定义的位置；信号是硬件连线的抽象描述信号赋值,赋值符号 <= 而变量和常量的赋值符号 :=。

3。

说明下列各定义的意义：SIGNAL a , b ，c ：BIT ：='0’；CONSTANT TIME1 ，TIME2 : TIME : 20ns ；VARIABLE x , y , z ：STD_LOGIC ：=’x’；答:错误!定义3个位数据类型的信号a、b、c，它们取值为0；○2定义2个时间数据类型的常量TIME1、TIME2,它们值为20ns;错误!定义3个标准逻辑位 STD_LOGIC数据类型的变量x、y、z，它们的值是强未知的。

4。

什么是重载函数？重载运算符有何用处？如何调用重载运算符函数？答：为了方便各种不同数据类型间的运算，VHDL允许用户对原有的基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操作符,这就是重载操作符，定义这种操作符的函数成为重载函数。

重载运算符的作用是为了方便各种不同的数据类型间的运算。

要调用重载运算符函数，先要在程序包中进行函数体的定义，调用的格式如下：x <=函数名（参数1,参数2,····）参数个数和类型与所定义的函数要保持一致。

第三章3-5设计一个4选1多路选择器，当选择输入信号分别取“00”、“01”、“10”和“11”时，输出信号分别与一路输入信号相连。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MAX4_1 ISPORT(A,B,C,D,S1,S2 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY MAX4_1;ARCHITECTURE HF1 OF MAX4_1 ISSIGNAL SS : STD_LOGIC_VECTOR (0 TO 1);BEGINSS<=S2&S1;PROCESS(SS)BEGINCASE SS ISWHEN "00" => Y<=A;WHEN "01" => Y<=B;WHEN "10" => Y<=C;WHEN "11" => Y<=D;WHEN OTHERS => NULL;END CASE;END PROCESS;END HF1;3-6设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。

设计思路：根据7人表决电路设计要求，7人中至少有4个通过才可以表决通过，故可以在程序中设置一个变量TEMP，使其在表决电路中遇1则加1，遇0则加0（设计中1表示通过，0表示不通过）。

当TEMP>=4时，表示表决通过，当TEMP<4时表决不通过。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY VOTE7 ISPORT (MEN:IN STD_LOGIC_VECTOR(6 DOWNTO 0);OUTPUT: OUT BIT);END VOTE7;ARCHITECTURE BEHA VE OF VOTE7 ISBEGINPROCESS(MEN)V ARIABLE TEMP: INTEGER RANGE 0 TO 7;BEGINTEMP:=0;FOR I IN 0 TO 6 LOOPIF(MEN(I)='1')THENTEMP:=TEMP+1;ELSETEMP:=TEMP;END IF;END LOOP;CASE TEMP ISWHEN 0 TO 3 =>OUTPUT<='0';WHEN 4 TO 7 =>OUTPUT<='1';END CASE ;END PROCESS;END BEHA VE;第四章4-6试写出4选1多路选择器VHDL描述。