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2位BCD码加法器设计

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2位BCD码加法器设计

2位BCD码加法器设计

⼀、源程序module adder(A0,A1,B0,B1,a0,a1,b0,b1,s0,s1,s2); //模块名为adder和端⼝列表

input[3:0]A0,A1,B0,B1;//定义模块的输⼊端⼝，分别表⽰数A的个位、⼗位，数B的个位、⼗位。

output[6:0]a0,a1,b0,b1,s0,s1,s2;//定义模块的输出端⼝，分别表⽰数码管输出的加数，被加数，和的各位。

reg[6:0]a0,a1,b0,b1,s0,s1,s2;

reg[4:0]T0,T1;

reg[3:0]Z0,Z1;

reg c1,c2,S2;//定义S2为和的百位，其他均为中间变量。

reg[3:0]S0,S1;//定义S0为和的个位。S1为和的百位。

always

begin

T0 = A0 + B0;

if(T0 > 9)//判断⼗位是否有进位，有则c1=1，没有c1=0。

begin

Z0 = 10;

c1 = 1;

end

else

begin

Z0 = 0;

c1 = 0;

end

S0 = T0-Z0;//和个位的算法。

T1 = A1 + B1 + c1;

if (T1 > 9)//判断百位是否有进位，有则c2=1，没有c2=0。

Z1 = 10;

c2 = 1;

end

else

begin

Z1 = 0;

c2 = 0;

endS1 = T1-Z1;//和⼗位的算法。

S2 = c2;//和百位的算法。

End

//利⽤case语句分别让数码管显⽰加数，被加数，和的各位。always @(A0)

begin

case(A0)

4'd0:a0=7'b0000001;

4'd1:a0=7'b1001111;

4'd2:a0=7'b0010010;

4'd3:a0=7'b0000110;

4'd4:a0=7'b1001100;

4'd5:a0=7'b0100100;

4'd6:a0=7'b0100000;

4'd7:a0=7'b0001111;

4'd8:a0=7'b0000000;

4'd9:a0=7'b0000100;

default: a0=7'bx;

end

always @(A1) begin

case(A1)

4'd0:a1=7'b0000001; 4'd1:a1=7'b1001111; 4'd2:a1=7'b0010010; 4'd3:a1=7'b0000110; 4'd4:a1=7'b1001100;4'd5:a1=7'b0100100; 4'd6:a1=7'b0100000; 4'd7:a1=7'b0001111; 4'd8:a1=7'b0000000; 4'd9:a1=7'b0000100; default:a1=7'bx; endcase

end

always @(B0)

begin

case(B0)

4'd0:b0=7'b0000001; 4'd1:b0=7'b1001111; 4'd2:b0=7'b0010010; 4'd3:b0=7'b0000110; 4'd4:b0=7'b1001100;4'd5:b0=7'b0100100;

4'd7:b0=7'b0001111; 4'd8:b0=7'b0000000; 4'd9:b0=7'b0000100; default: b0=7'bx; endcase

end

always @(B1)

begin

case(B1)

4'd0:b1=7'b0000001; 4'd1:b1=7'b1001111; 4'd2:b1=7'b0010010; 4'd3:b1=7'b0000110; 4'd4:b1=7'b1001100;4'd5:b1=7'b0100100; 4'd6:b1=7'b0100000; 4'd7:b1=7'b0001111; 4'd8:b1=7'b0000000; 4'd9:b1=7'b0000100; default:b1=7'bx; endcaseend

always @(S0)

begin

case(S0)

4'd0:s0=7'b0000001;

4'd2:s0=7'b0010010; 4'd3:s0=7'b0000110; 4'd4:s0=7'b1001100; 4'd5:s0=7'b0100100; 4'd6:s0=7'b0100000;4'd7:s0=7'b0001111; 4'd8:s0=7'b0000000; 4'd9:s0=7'b0000100; default: s0=7'bx; endcase

end

always @(S1) begin

case(S1)

4'd0:s1=7'b0000001; 4'd1:s1=7'b1001111; 4'd2:s1=7'b0010010; 4'd3:s1=7'b0000110; 4'd4:s1=7'b1001100;4'd5:s1=7'b0100100; 4'd6:s1=7'b0100000; 4'd7:s1=7'b0001111; 4'd8:s1=7'b0000000; 4'd9:s1=7'b0000100; default: s1=7'bx;endcase

end

always @(S2) begin

case(S2)

4'd0:s2=7'b0000001; 4'd1:s2=7'b1001111; 4'd2:s2=7'b0010010; 4'd3:s2=7'b0000110; 4'd4:s2=7'b1001100;4'd5:s2=7'b0100100; 4'd6:s2=7'b0100000; 4'd7:s2=7'b0001111; 4'd8:s2=7'b0000000; 4'd9:s2=7'b0000100; default: s2=7'bx;endcase

end

endmodule⼆、仿真结果

能够完成从1到99的加法运算，并且正常显⽰。

三、实验体会

完成这个2位BCD码加法器的难点在于算法的实现，利⽤if…else实现进位，并通过中间变量赋给⾼⼀位，同时得出低⼀位的数值。数码管的显⽰部分复习了上学期学习的内容。

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数字电路课程设计之加减法运算电路设计(1)

数字电路课程设计之加减法运算电路设计(1)

设计资料1

加减法运算电路设计

1．设计内容及要求

1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。

2.led灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。

3.提出至少两种设计实现方案，并优选方案进行设计

2.结构设计与方案选择

2.1电路原理方框图

电路原理方框图如下

→ →

图1-1二进制加减运算原理框图

如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。

即：

若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16 置数 开关选择运算方式 加法运算电路

减法运算电路 译码显示计算结果 显示所置入的两个一位十进制数 并在七段译码显示器上显示16.

若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2

并在七段译码显示器上显示02.

2.2加减运算电路方案设计

2.2.1加减运算方案一

如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。当开关S1接高电平时，B与1异或的结果为B非 ，置入 的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B（反码）+1，实际上其计算的结果为S=A-B完成减法运算。由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）时加上6（0110），产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。由于减法运算时两个一位十进制数相减不会大于10，所以不会出现上述情况，用一片芯片U11即可显示结果。

2421bcd码加法和的电路设计

2421bcd码加法和的电路设计

2421bcd码加法和的电路设计

2421bcd码是一个4位二进制码，加法和电路设计的目的是将两个4位的2421bcd码相加并得到一个4位的2421bcd码作为输出。

为了实现这个设计，我们可以采用以下步骤：

1. 首先，将两个输入的2421bcd码分别表示为A3A2A1A0和B3B2B1B0。

2. 对于每一位A和B，我们需要进行2-4译码器的操作，将两个输入码转化为一个4位的正交码：A3A2A1A0 -> I3I2I1I0,

B3B2B1B0 -> J3J2J1J0。可以使用逻辑门（如AND、OR、XOR）组成2-4译码器。

3. 对于每一位的加法操作，我们需要实现一个全加器。全加器接收两个输入码和一个进位位，并输出一个和位和一个进位位。可以使用逻辑门（如AND、OR、XOR）和一个加法器（如半加器或全加器）来实现全加器。

4. 对于最低位（A0和B0），直接将两个正交码相加得到和位S0和进位位C1。

5. 对于其他位（A1、A2、A3和B1、B2、B3），需要将进位位传递给前一位的进位位上，并与正交码之和相加得到和位和进位位。即：S1=S0⨁I1⨁J1，C2=I1J1⨁C1⨁(I1⨁J1)C1。

6. 最后，将和位连接起来得到4位的2421bcd码输出。

总结，通过逻辑门和全加器的组合，可以实现2421bcd码加法和的电路设计。

加法器设计

加法器设计

沈 阳 工 程 学 院

课 程 设 计

课程设计题目： 加法器设计

系 别 自动控制工程系 班级 生自专111

学生姓名 佀自勇 学号 2011336120

指导教师 王新颖、王健 职称

副教授、副教授

起止日期： 2013年06月17日起——至2013年06月21日止

沈 阳 工 程 学 院

课程设计任务书

课程设计题目： 加法器设计

系 别 自动控制工程系 班级 生自专111

学生姓名佀自勇 王兴刚 梁晨曦、孙栋 学号20 27 28 29

指导教师 王新颖、王健 职称

副教授、副教授

课程设计进行地点： 单片机实验室(F207)

任 务 下 达 时 间：2013 年06 月13日

起止日期： 2013年06月17日起——至2013年06月日

教研室主任 王 健

2013年06月 07 日批准 一、设计目的

通过课程设计使学生更进一步掌握单片机原理及应用课程的有关知识，提高应用单片机解决问题的能力，加深对单片机应用的理解。通过查阅资料，结合所学知识进行软、硬件的设计，使学生初步掌握应用单片机解决问题的步骤及方法。为以后学生结合专业从事单片机应用奠定基础。

二、设计的原始资料及依据

利用8031的开关、I/O接口或可编程接口8255、指示灯。

三、设计的主要内容及要求

（1）用开关输入1个2位BCD数，另一个2位BCD数用软件提供。

（2）求两个操作数的和，和保存到内部RAM 10H开始的单元中（要考虑高位溢出）。

（3）运算结果用小灯显示出来。

四、设计的主要内容及要求

8421BCD码加法器

8421BCD码加法器

电子线路课程设计（报告）

题目

8421BCD码加法器

系 别 物理与电子科学系

专 业 电子科学与技术

班 级 08电科（4）班

学 号 *********

学生姓名 吴迪

指导教师 徐竞

日 期 2010.7.10~2010.7.15 常熟理工学院课程设计（报告）

I 目 录

一 题目要求与方案论证 ....................................................................................... 2

1.1设计题目 ....................................................................................................... 2

1.1.1题目要求 .............................................................................................. 2

1.1.2 方案论证 ............................................................................................. 2

二 电子线路设计与实现 ....................................................................................... 4