第2章 多核ARM体系结构资料
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第2章 ARM体系结构
2.2 ARM7TDMI
2.2.1 简介 ARM7TDMI是基于ARM体系结构V4版本的低 端ARM核。 其弥补了ARM6很难在低于5V电压下 稳定工作的不足，还增加了后缀所对应的功能：
注意：“ARM核”并非芯片，ARM核与其它部件如RAM、ROM、片 内外设组合在一起才能构成现实的芯片。
ARM7TDMI-S
存储器的存储方式：
如果一个数据是从偶地址开始的连续存储，那 么它就是半字对齐，否则就是非半字对齐； 如果一个数据是以能被4整除的地址开始的连 续存储，那么它就是字对齐，否则就是非字对齐。
方式 半字对齐 …… 0x4002 0x4004 …… Bit0=0 其他位为任意值 字对齐 …… 0x4004 0x4008 …… Bit1=0,Bit0=0 其他位为任意值
• 处理器模式 何时进入异常模式，具体规定如下：
处理器复位之后进入管理模式，操作系统内核通 常处于管理模式； 当处理器访问存储器失败时，进入数据访问中止 模式； 当处理器遇到没有定义或不支持的指令时，进入 未定义模式；
CLK CLKEN nIRQ nFIQ nRESET CFGBIGEND DMORE LOCK
DBGINSTRVAILD
DBGTCKEN DBGTMS DBGTDI DBGnTRST DBGTDO DBGnTDOEN ADDR[31:0]
同步的扫描调 试访问接口
WDATA[31:0]
RDATA[31:0] ABORT WRITE SIZE[1:0] PROT[1:0] TRANS[1:0] CPnTRANS CPnOPC
• 处理器模式
除用户模式外，其它模式均为特权模式。 ARM内部寄存器和一些片内外设在硬件设计上只 允许（或者可选为只允许）特权模式下访问。此 外，特权模式可以自由的切换处理器模式，而用 户模式不能直接切换到别的模式。
第2章 ARM体系结构
第2章ARM体系结构ARM体系结构概述 ARM编程模型ARM基本寻址方式 ARM指令集汇编语言程序设计1.ARM体系结构概述ARM简介ARM体系结构的特点 ARM处理器结构ARM体系的变种ARM处理器内核ARM处理器核1.1 ARM简介Advances RISC Machines(称为ARM)由Acorn、Apple和VLSI公司1990年11月联合建立的一家设计公司。
ARM是16/32位嵌入式RISC 处理器知识产权供应商，该公司主要提供高性能,低价位,低功耗的RISC处理器、外围设备,和系统芯片设计给重要的国际电子企业。
ARM 处理器有3大特点耗电少、成本低、功能强。
16/32位双指令集全球众多合作伙伴保证供应ARM目前有五个系列的产品：ARM7、ARM9、ARM9E、ARM10E和SecurCore。
另外还有Inter公司的Xscale和StrongARM。
第二章123 ARM体系结构概述ARM编程模型ARM基本寻址方式1.1 ARM 体系结构的特点RISC型处理器结构：指令相对比较精简，降低了处理器的负载性，提高了处理器的速度。
Thumb指令集：在新型的ARM体系结构中定义了16位的Thumb指令集，弥补了RISC型处理器指令功能弱的缺点。
多处理器状态模式：支持7种处理器模式，可以大大提高ARM 处理器的效率。
嵌入式在线仿真调试：内嵌在线仿真ICE-RT逻辑，便于通过JTAG来仿真调试ARM 体系结构芯片。
灵活和方便的接口:有16的协处理器接口，方便扩充各种功能；具有片上总线AMBA，它定义了3组总线，可方便地扩充各种处理器及I/O ，便于集成。
低电压低功耗的设计第二章123 ARM体系结构概述ARM编程模型ARM基本寻址方式由32位ALU、31个32位通用寄存器及6个状态寄存器、32×8位乘法器、32×32位桶形移位寄存器、指令译码机控制逻辑、指令流水线和数据/地址寄存器组成(P109图)。
第2讲 ARM体系结构
4
硬件层
嵌入式系统硬件通常指除被控对象之外的嵌入式 系统要完成其功能所具备的各种设备，由嵌入式处理 器、存储器系统、通用设备接口（A/D、D/A、I/O等 ）和一些扩展外设组成。
嵌入式系统的硬件层是以嵌入式处理器为核心的 接口或设备
嵌入式系统外设是指为了实现系统功能而设计或提供的
5
1 嵌入式系统的总体结构
Instruction Set
Computer)
指令数目少，在通道中只包含最有用的指令
执行时间短，确保数据通道快速执行每一条指令
使CPU硬件结构设计变得更为简单 每条指令都采用标准字长
22
CISC与RISC的区别
从硬件角度来看CISC处理的是不等长指令集，它必须
对不等长指令进行分割，因此在执行单一指令的时候 需要进行较多的处理工作。而RISC执行的是等长精简 指令集，CPU在执行指令的时候速度较快且性能稳定 。
R1
100 101 102
存储器
（2）译码
解释指令，决定指令的执行意义
控制单元
处理器 控制/状态
数据通道 数字逻辑单元
控制器 寄存器 PC→100 IR load R0, M[500] load R0, M[500] inc R1, R0 store M[501], R1 R0 I/O 存储器 500 501 R1
小端模式
低地址中存放字数据的低字节 高地址中存放字数据的高字节
31
处理器信息存储的字节顺序
以unsigned int value = 0x12345678为例，分别看看在两种字节序下其 存储情况，我们可以用unsigned char buf[4]来表示value： Big-Endian: 低地址存放高位，如下：
第2章ARM体系结构
除法和中断优先级排队操作更为有效；
3、增加了BKPT（软件断点）指令；
4、为协处理器设计提供了更多的可供选择的指令；
5、更加严格地定义了乘法指令对条件码标志位的
影响。
六、版本V6 ARM体系版本6是2001年发布的。新架构V6
在降低耗电量的同时，还强化了图形处理性能。 通过追加有效进行多媒体处理的SIMD功能，将 语音及图象的处理功能提高到了原机型的4倍。 V6还支持微处理器内核。 七、版本V7-Cortex 前所未有的低成本实现
处理器 PC
存储器 指令
数据
2.1.1 计算机体系结构（2）
2. 哈佛体系结构
为数据和程序提供了各自独立的存储器。 程序计数器只指向程序存储器而不指向
数据存储器 两组数据线允许同时访问指令和数据
（访问指令和数据互不干扰）
2.1.2 RISC技术
CISC：复杂指令集计算机（Complex Instruction Set Computer）
3、对于FIQ模式，提供了额外的影子寄存器；
4、SWP指令及SWPB指令。
三、版本V3
版本3较以前的版本发生了大的变化，具体的改进如下：
1、地址空间扩展到了32位，但除了版本3G外的其他版本是
向前兼容的，也支持26位的地址空间；
2、分开的当前程序状态寄存器CPSR（Current Program
练习：
2. ARM7TDMI中的T、D、M、I的含义是什么？ ARM7TDMI采用几级流水线？使用何种体系结构？
高密度 16 位的Thumb指令机扩展（带T 后缀的） 支持片上调试（带D 后缀的）、 64 位乘法指令（带M 后缀的）、 嵌入式ICE，支持片上点和调试点（带I 后缀的）
第2章-ARM体系结构
• 由于NOR技术Flash Memory的擦除和编程速度较慢，而块尺 寸又较大，因此擦除和编程操作所花费的时间很长，在纯 数据存储和文件存储的应用中，NOR技术显得力不从心。
39
第2章 ARM体系结构
NAND技术
• NAND技术 Flash Memory具有以下特点： – 以页为单位进行读和编程操作，1页为256或512字 节；以块为单位进行擦除操作，1块为4K、8K或 16K字节。具有快编程和快擦除的功能，其块擦除 时间是2ms；而NOR技术的块擦除时间达到几百ms
这样，5级流水线分为：取指、 指令译码、执行、数据缓存和 写回。
第2章 ARM体系结构
34
第2章 ARM体系结构
2.1.2 ARM处理器结构
1 ARM的体系结构 2 冯诺依曼结构 与哈佛结构 3 ARM的流水线结构 4 ARM存储器结构
5 ARM I/O结构 6 ARM协处理器接口 7 ARM AMBA接口 8 ARM JTAG 调试接口
闪速存储器(FLASH)
• 相对传统的EPROM芯片，这种芯片可以 用电气的方法快速地擦写
• 由于快擦写存储器不需要存储电容器， 故其集成度更高，制造成本低于DRAM
• 它使用方便，既具有SRAM读写的灵活 性和较快的访问速度，又具有ROM在断 电后可不丢失信息的特点，所以快擦写 存储器技术发展十分迅速
30
第2章 ARM体系结构
ARM9 架构采用5级流水线：
增加了I-Cache和D-Cache，把存储器的取指与数 据存取分开；
➢ 增加了数据写回的专门通路和寄存器； ➢ 把指令的执行过程分割为5阶段:
取指令； 指令译码、寄存器读、分支目标计算及执行； 移位和ALU操作； 数据Cache访问； 结果写回到寄存器。
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第2章 ARM体系结构
NAND技术
• NAND技术 Flash Memory具有以下特点： – 以页为单位进行读和编程操作，1页为256或512字 节；以块为单位进行擦除操作，1块为4K、8K或 16K字节。具有快编程和快擦除的功能，其块擦除 时间是2ms；而NOR技术的块擦除时间达到几百ms
这样，5级流水线分为：取指、 指令译码、执行、数据缓存和 写回。
第2章 ARM体系结构
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第2章 ARM体系结构
2.1.2 ARM处理器结构
1 ARM的体系结构 2 冯诺依曼结构 与哈佛结构 3 ARM的流水线结构 4 ARM存储器结构
5 ARM I/O结构 6 ARM协处理器接口 7 ARM AMBA接口 8 ARM JTAG 调试接口
闪速存储器(FLASH)
• 相对传统的EPROM芯片，这种芯片可以 用电气的方法快速地擦写
• 由于快擦写存储器不需要存储电容器， 故其集成度更高，制造成本低于DRAM
• 它使用方便，既具有SRAM读写的灵活 性和较快的访问速度，又具有ROM在断 电后可不丢失信息的特点，所以快擦写 存储器技术发展十分迅速
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第2章 ARM体系结构
ARM9 架构采用5级流水线：
增加了I-Cache和D-Cache，把存储器的取指与数 据存取分开；
➢ 增加了数据写回的专门通路和寄存器； ➢ 把指令的执行过程分割为5阶段:
取指令； 指令译码、寄存器读、分支目标计算及执行； 移位和ALU操作； 数据Cache访问； 结果写回到寄存器。
ARM体系结构与指令集(PPT152页)
（1）N （2）Z （3）C （4）V
19
2．Q标志位
在带DSP指令扩展的ARM v5及更高版本中， bit[27]被指定用于指示增强的DAP指令是否发 生了溢出，因此也就被称为Q标志位。同样， 在SPSR中bit[27]也被称为Q标志位，用于在异 常中断发生时保存和恢复CPSR中的Q标志位。
20
（7）如果把Thumb指令集也当作ARM体系 结构的一部分，那么还可以加上：在Thumb体 系结构中以高密度16位压缩形式表示指令集。
6
2.2 ARM处理器工作模式
表2-1
ARM处理器的工作模式
处理器工作模式
简写
描述
用户模式（User）
usr 正常程序执行模式，大部分任务执行在这种模式下
快速中断模式（FIQ）
15
（2）当异常中断发生时，该异常模式特 定的物理寄存器R14被设置成该异常模式的返 回地址，对于有些模式R14的值可能与返回地 址有一个常数的偏移量（如数据异常使用SUB PC，LR，#8返回）。
R14也可以被用做通用寄存器使用。
16
2.3.2 状态寄存器
当前程序状态寄存器（Current Program Status Register，CPSR）可以在任何处理器 模式下被访问，它包含下列内容：
（1）R13_<mode> （2）R14_<mode>
其中，<mode>可以是以下几种模式之一： usr、svc、abt、und、irp及fiq。
14
寄存器R14又被称为连接寄存器（Link Register，LR），在ARM体系结构中具有下面 两种特殊的作用。
（1）每一种处理器模式用自己的R14存放 当前子程序的返回地址。
19
2．Q标志位
在带DSP指令扩展的ARM v5及更高版本中， bit[27]被指定用于指示增强的DAP指令是否发 生了溢出，因此也就被称为Q标志位。同样， 在SPSR中bit[27]也被称为Q标志位，用于在异 常中断发生时保存和恢复CPSR中的Q标志位。
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（7）如果把Thumb指令集也当作ARM体系 结构的一部分，那么还可以加上：在Thumb体 系结构中以高密度16位压缩形式表示指令集。
6
2.2 ARM处理器工作模式
表2-1
ARM处理器的工作模式
处理器工作模式
简写
描述
用户模式（User）
usr 正常程序执行模式，大部分任务执行在这种模式下
快速中断模式（FIQ）
15
（2）当异常中断发生时，该异常模式特 定的物理寄存器R14被设置成该异常模式的返 回地址，对于有些模式R14的值可能与返回地 址有一个常数的偏移量（如数据异常使用SUB PC，LR，#8返回）。
R14也可以被用做通用寄存器使用。
16
2.3.2 状态寄存器
当前程序状态寄存器（Current Program Status Register，CPSR）可以在任何处理器 模式下被访问，它包含下列内容：
（1）R13_<mode> （2）R14_<mode>
其中，<mode>可以是以下几种模式之一： usr、svc、abt、und、irp及fiq。
14
寄存器R14又被称为连接寄存器（Link Register，LR），在ARM体系结构中具有下面 两种特殊的作用。
（1）每一种处理器模式用自己的R14存放 当前子程序的返回地址。
arm体系结构介绍PPT
Memory system 2: Cache, MMU, Process ID 4: Cache, MPU 6: Write buffer, no cache
Memory size 0: Cache size (4-128KB) 2: Reduced cache size 6: TCM
Synthesizable
ARM9TDMI采用5级流水线，其结构图如下图所示，具有分开 的指令和数据存储器，5级流水线具体如下。
（1）取指：从存储器中取出指令，并将其放入指令流水线。 （2）译码：对指令进行译码。 （3）执行：把一个操作数移位，产生ALU的结果。 （4）缓冲/数据：如果需要，则访问数据存储器；否则ALU的 结果只是简单地缓冲1个时钟周期，以便所有的指令具有同样的流 水线流程。 （5）回写：将指令产生的结果回写到寄存器，包括任何从存储 器中读取的数据。
第2章 ARM9体系结构
2.1 ARM9嵌入式微处理器 2.2 ARM9存储器组织结构 2.3 ARM9异常 2.4 S3C2410嵌入式微处理器
1
2.1 ARM9嵌入式微处理器
2.1.1 ARM9的结构特点 2.1.2 ARM9指令集特点 2.1.3 ARM9工作模式
2
2.1.1 ARM9的结构特点
ARM9采用了五级流水线，而ARM7采用的是三级流水线，ARM9增 加的流水线设计提高了时钟频率和并行处理能力。五级流水线能够将各 条指令处理分配到5个时钟周期内，在每个时钟周期内同时有5条指令在 执行。在同样的加工工艺下，ARM9 TDMI处理器的时钟频率是ARM7 TDMI的2倍左右。 （2）指令周期的改进
2021/3/7
3
ARM 体系结构的演变发展
version
ARM1136J(F) V6
Memory size 0: Cache size (4-128KB) 2: Reduced cache size 6: TCM
Synthesizable
ARM9TDMI采用5级流水线，其结构图如下图所示，具有分开 的指令和数据存储器，5级流水线具体如下。
（1）取指：从存储器中取出指令，并将其放入指令流水线。 （2）译码：对指令进行译码。 （3）执行：把一个操作数移位，产生ALU的结果。 （4）缓冲/数据：如果需要，则访问数据存储器；否则ALU的 结果只是简单地缓冲1个时钟周期，以便所有的指令具有同样的流 水线流程。 （5）回写：将指令产生的结果回写到寄存器，包括任何从存储 器中读取的数据。
第2章 ARM9体系结构
2.1 ARM9嵌入式微处理器 2.2 ARM9存储器组织结构 2.3 ARM9异常 2.4 S3C2410嵌入式微处理器
1
2.1 ARM9嵌入式微处理器
2.1.1 ARM9的结构特点 2.1.2 ARM9指令集特点 2.1.3 ARM9工作模式
2
2.1.1 ARM9的结构特点
ARM9采用了五级流水线，而ARM7采用的是三级流水线，ARM9增 加的流水线设计提高了时钟频率和并行处理能力。五级流水线能够将各 条指令处理分配到5个时钟周期内，在每个时钟周期内同时有5条指令在 执行。在同样的加工工艺下，ARM9 TDMI处理器的时钟频率是ARM7 TDMI的2倍左右。 （2）指令周期的改进
2021/3/7
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ARM 体系结构的演变发展
version
ARM1136J(F) V6
第2章 ARM体系结构1(80)PPT课件
Slide 16
2.2 ARM微处理器结构
2.2.1 ARM7微处理器 2.2.2 ARM9微处理器 2.2.3 ARM9E微处理器 2.2.4 ARM10E微处理器 2.2.5 SecurCore微处理器 2.2.6 StrongARM微处理器 2.2.7 XScale微处理器
2020/10/31
16
A Free sample background from
Slide 17
2.2.1 ARM7微处理器
ARM7系列微处理器包括ARM7TDMI、ARM7TDMI-S、 ARM720T、ARM7EJ几种类型。其中，ARM7TMDI是目前 使用最广泛的32位嵌入式RISC处理器，主频最高可达130 MIPS；采用能够提供0.9MIPS/MHz的三级流水线结构；内嵌 硬件乘法器（Multiplier）；支持16位压缩指令集Thumb；嵌 入式ICE；支持片上Debug；支持片上断点和调试点；指令系 统与ARM9系列、ARM9E系列和ARM10E系列兼容；支持 Windows CE、Linux、Palm OS等操作系统。典型产品如 Samsung公司的S3C4510B。
ARM Approved Design Centre （ARM样品设计中心） 众华
RTOS 公司（实时操作系统开发） 普天慧信,科银京成、北京凯思昊鹏、中科红旗,世纪科泰等
2004年9月7日，ARM北京分处成立:
科银京成和凯思昊鹏与ARM合作，开发支持JTEK和SWERVE技术 中芯国际拓展ARM代工计划,获ARM926EJ处理器0.13微米工艺授权 北京振戎融通与ARM合作,将JTEK集成在中国联通新一代Java环境中
于ARM体系结构的处理器，除了具有ARM体系结构的共同特
ARM课件第2章 ARM技术与ARM体系结构(2)
Fetch
Decode
Execute
Decode
Execute
Fetch
Decode
Fetch
Fetch
LDR 流水线举例
从数据异常返回
异常发生在 PC 被更新之后. 需要重新执行导致异常的指令 ARM Thumb www pc - 12 pc - 6 Data abort occurred here xxx pc - 8 pc - 4 yyy pc - 4 pc - 2 ARM lr = two instructions ahead zzz pc pc aaa pc + 4 pc + 2 Thumb lr = four instructions ahead 因此返回指令为: SUBS pc,lr,#8 Note : 表示异常返回后将执行的那条指令
从SWI 和 Undef异常返回 MOVS pc,lr 从FIQ, IRQ 和 预取异常(Prefect Abort)返回 SUBS pc,lr,#4 从数据异常( Data Abort)返回 SUBS pc,lr,#8 如果 LR之前被压栈的话使用LDM “ ^” LDMFD sp!,{pc}^
SVC
1
0x00000000
未定义指令
UND
6
0x00000004
软件中断SWI
SVC
6
0x00000008
预取指中止
ABT
5
0x0000000c
数据中止
ABT
2
0x00000010
保留
/
/
0x00000014
IRQ中断
IRQ
4
0x00000018
FIQ中断
FIQ
第2章 ARM体系结构
当前程序状态寄存器
CPSR CPSR SPSR_ fiq
ARM状态 程序状态寄存器
CPSR SPSR_svc CPSR SPSR_abt CPSR SPSR_irq CPSR SPSR_ und
程 序 计 数 器
备份程序状态寄存器
堆栈指针—R13
R13在ARM指令中常用作堆栈指针SP，但 这只是一种习惯用法，用户也可使用其他 的寄存器作为堆栈指针。 在Thumb指令集中，某些指令强制性的要 求使用R13作为堆栈指针。 由于处理器的每种运行模式均有自己独立 的物理寄存器R13，在初始化部分，都要 初始化每种模式下的R13，这样，当程序 的运行进入异常模式时，可以将需要保护 的寄存器放入R13所指向的堆栈，而当程 序从异常模式返回时，则从对应的堆栈中 恢复。
Thumb状态的寄存器组织
Thumb状态 通用寄存器和程序计数器
系统和用户 R0 R1 R2 R3 R4 R5 R6 R7 SP LR PC FIQ R0 R1 R2 R3 R4 R5 R6 R7 SP_ fiq LR_ fiq PC
管理
R0 R1 R2 R3 R4 R5 R6 R7 SP_ svc LR_ svc PC
在处理器进行异常处理时，把PC指 针放入异常模式链接寄存器中，并从 异常向量地址开始执行程序，也可以 使处理器切换到ARM状态。
进入Thumb状态
当操作数寄存器的状态位（位0）为1时， 可以采用执行跳转指令BX的方法，使微处 理器从ARM状态切换到Thumb状态。
当处理器处于Thumb状态时发生异常（如 IRQ、FIQ、Undef、Abort、SWI等）， 则异常处理返回时，自动切换到Thumb状 态。 在开始执行代码时，微处理器应该处于ARM状态！
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这样，他们就可以灵活地根据应用需求在子例程级别上增强性
能或调整代码大小。 Thumb ISA 受 ARM 生态系统的广泛支持，包括完善的 Windows 软件开发环境以及开发和评估卡。
2. Thumb-2
Thumb-2指令集在原有Thumb指令的基础上做了如下的扩充： 增加了一些新的16位Thumb指令来改进程序的执行流程；
持。ARMv8-A 体系结构增加了密码扩展作为可选功能。
ARM 处理器体系结构
1. Thumb
Thumb 可向设计人员提供：
卓越的代码密度，可实现最小的系统内存大小和最低的成本。 在 8 位或 16 位总线上的 8 位或 16 位内存中实现 32 位性能， 从而降低系统成本。 设计人员可以同时使用 16 位 Thumb 和 32 位 ARM 指令集，
哈佛体系结构的特点
1）程序存储器与数据存储器分开 2）提供了较大的数存储器带宽 3）适合于数字信号处理 4）大多数DSP都是哈佛结构 5）ARM9是哈佛结构
3、CISC：复杂指令集（Complex Instruction Set Computer）
具有大量的指令和寻址方式
8/2原则：80%的程序只使用20%的指令
数据通道 输入 输出
数据
数据0 数据1 数据2
中央处理器
冯· 诺依曼体系的特点
1）数据与指令都存储在存储器中
2）被大多数计算机所采用
3）ARM7——冯诺依曼体系
2、哈佛体系结构
地址 程序存储器
指令寄存器
指令0
控制器
指令
指令1 指令2
地址 数据通道 输入 中央处理器 输出
数据存储器
数据0
数据
数据1 数据2
Decode
Execute
PC指向正被取指的指令，而非正在执行的指令
6、超标量执行
超标量（superscalar）CPU采用多条流水线结构。超标量 CPU架构是指在一颗处理器内核中实行了指令级并行的一类并行 运算，如图2-4所示。这种技术能够在相同的CPU主频下实现更 高的CPU吞吐率（throughput）。
CS
R/W RAS CAS Addr Data
DRAM
10. 乱序执行
乱序执行（out-of-orderexecution）：是指CPU允许 将多条指令不按程序规定的顺序分开发送给各相应电路
单元处理的技术。这样将根据个电路单元的状态和各指
令能否提前执行的具体情况分析后，将能提前执行的指
令立即发送给相应电路单元执行，在这期间不按规定顺
指令CACHE
预取
预取
流 水 线 1
译码12
译码1 译码2 执行1 执行2
数据
7、高速缓存（CACHE）
高速缓 存控制 器
数据
CACHE 主存
CPU
地址 数据
当CPU处理数据时，它会先到Cache中去寻找，如果数据因 之前的操作已经读取而被暂存其中，就不需要再从随机存取存储 器（Main memory）中读取数据——由于CPU的运行速度一般比 主内存的读取速度快，主存储器周期（访问主存储器所需要的时 间）为数个时钟周期。因此若要访问主内存的话，就必须等待数 个CPU周期从而造成浪费。
增加了一些新的32位Thumb指令以实现一些ARM指令的专
有功能，32位的ARM指令也得到了扩充； 增加了一些新的指令来改善代码性能和数据处理的效率，给 Thumb指令集增加32位指令，就解决了之前Thumb指令集不能 访问协处理器、特权指令和特殊功能指令的局限。 新的Thumb-2指令集现在可以实现所有的功能，这样就
序执行指令，然后由重新排列单元将各执行单元结果按
指令顺序重新排列。
11. 分支预测
（1）静态分支预测
最简单的静态分支预测方法就是任选一条分支。这样平均
命中率为50%。更精确的办法是根据原先运行的结果进行统计从 而尝试预测分支是否会跳转。 任何一种分支预测策略的效果都取决于该策略本身的精确度 和条件分支的频率。
第 2章 多核ARM体系结构
目 录
2.1 微处理器的体系结构基础
2.2 ARM 处理器体系结构 2.3 Cortex-A9 处理器体系结构
2.1 微处理器的体系结构基础
一、经典ARM 处理器体系结构
1.1 硬件基础
诺依曼体系结构模型 1、冯·
存储器
指令寄存器 控制器
程序 指令0 指令1 指令2 指令3 指令4
8、总线和总线桥
CPU
低速设备
高速总线
桥
低速总线
存储器
高速设备
数据
高速设备
32位多AHB总线矩阵
9、存储器系统
RAM：随机存取存储器 SRAM：静态随机存储器 DRAM：动态随机存储器 1）SRAM比DRAM快
CS
R/W Addr Data
SRAM
2）SRAM比DRAM耗电多
3）DRAM存储密度比SRAM高得多 4）DRAM需要周期性刷新 ROM：只读存储器 FLASH：闪存
的性能点，因而可以利用最新的微体系结构技术获得极小的
ARM 处理器实现和极有效的高级设计实现。实现规模、性能和 低功耗是 ARM 体系结构的关键特性。 已经开发了体系结构扩展，从而为 Java 加速 (Jazelle®)、安 全性 (TrustZone®)、SIMD 和高级 SIMD (NEON™) 技术提供支
为增加处理器指令流的速度，ARM7 系列使用3级流水线. 允许多个操作同时处理，而非顺序执行。
ARM
PC
Thumb
PC
Fetch
从存储器中读取指令 解码指令中用到的寄存器 寄存器读（从寄存器Bank） 移位及ALU操作 寄存器写（到寄存器Bank ）
PC - 4 PC-2 PC - 8 PC - 4
大多数程序只使用少量的指令就能够运行。
4、RISC：精简指令集（Reduced Instruction Set Computer)
在通道中只包含最有用的指令
确保数据通道快速执行每一条指令
使CPU硬件结构设计变得更为简单
5、流水线技术： 几个指令可以并行执行
提高了CPU的运行效率
内部信息流要求通畅流动
（2）动态分支预测
动态分支预测是近来的处理器已经尝试采用的的技术。最简
单的动态分支预测策略是分支预测缓冲区（Branch Prediction
Buff)或分支历史表(branch history table)。
2.2 ARM 处理器 体系结构
现代ARM 处理器体系结构
ARM 体系结构支持跨跃多个性能点的实现，并已在许多 细分市场中成为主导的体系结构。ARM 体系结构支持非常广泛