基于verilog的数字时钟设计

闹钟的FPGA实现一．设计目的及总述：本次实验选择用FPGA实现一个闹钟。

它的功能有：1.时钟2.可以用按键快慢调整时钟时间3.可以设定闹钟并在时间到达设定闹钟时间时响起卡农音乐一分钟4.整点报时，响一声来报时系统一共有五个按键，分别命名为switch_mode,switch_enter，switch_pick,switch_down，switch_up。

时钟，调时，设定闹钟通过LCD1602进行显示，整点报时声和闹钟声通过蜂鸣器发出。

其中：本次实验的闹钟用Verilog语言进行设计，由于实验在Xilinx开发板上LCD1602显示模块几经调试显示都有问题，而实验的截止日期又极其接近了故最后选择在我购买的Altera 开发板上进行实现。

由于Altera公司FPGA使用Quartus II软件进行编译下载，所以把原来在ISE软件上以schematic方式实现的顶层原理图对应自动生成的verilog代码更改后添加进Quartus工程中使用。

所需要的修改仅为将顶层原理图中的OR2例化语句改为or（输出，输入1，输入2），并把系统时钟设为50MHZ，其他各模块代码不需进行更改。

二．仿真过程在几经更改之下，更由于在两种系统下的调试，使得仿真变得难以进行，此次试验针对各模块（不包括分频模块：fre_divider）的仿真结果难以找到了而且ISE9.1i十分难用，经常报各种错，因此在这里只选择其中比较重要的控制模块（controller）和时钟模块（timer）,调时（快慢）模块（time_adjust）的仿真结果以说明本实验的仿真过程。

Controller:Timer:Time_adjust:三．系统总图即各模块Verilog代码和说明（参考对代码的详细注释）：1.各模块之间连线图和对应的Verilog代码：Clock.v:module clock(clk_50m, //在本次实验所用的Altera开发版上，系统时钟为50MHZ rst, //复位键switch_down, //向下调整，设定switch_enter, //确认完成调整，设定switch_mode, //选择系统出于何种模式：时钟，调时，设定闹钟switch_pick, //选择调整，设定的对象：时，分，秒// switch_up, //向上调整，设定beep, //蜂鸣器lcd_d, //lcd1602 d7-d0管脚lcd_e, //lcd1602 en管脚lcd_rs, //lcd1602 rs管脚lcd_rw); //lcd1602 rw管脚input clk_50m;input rst;input switch_down;input switch_enter;input switch_mode;input switch_pick;//input switch_up;output beep;output [7:0] lcd_d;output lcd_e;output lcd_rs;output lcd_rw;//以下声明的线型量用于连接系统各模块 wire [7:0] XLXN_4;wire [7:0] XLXN_5;wire [7:0] XLXN_6;wire [7:0] XLXN_7;wire [7:0] XLXN_8;wire [7:0] XLXN_9;wire [7:0] XLXN_10;wire [7:0] XLXN_11;wire [2:0] XLXN_14;wire XLXN_15;wire XLXN_16;wire XLXN_17;wire XLXN_19;wire [5:0] XLXN_20;wire [5:0] XLXN_21;wire [5:0] XLXN_22;wire XLXN_24;wire [5:0] XLXN_33;wire [5:0] XLXN_34;wire XLXN_36;wire [5:0] XLXN_37;wire [5:0] XLXN_39;wire [5:0] XLXN_40;wire XLXN_50;wire XLXN_51;reg clk_25m;wire switch_up;assign switch_up=1;//由于系统本身是设计在实验室的板子上（25MHZ）上，所以现在把50MHZ系统时钟//二分频得到25MHZ时钟，这样就不用更改各子模块always@(posedge clk_50m)beginif(!rst)clk_25m<=0;elseclk_25m<=~clk_25m;end//控制模块，控制系统出于三种状态之一：时钟，调时，设定闹钟。

电子钟（FPGA设计verilog代码）//*****************************************//电子钟：24小时制时分秒////作者：yotain////clk 50M时钟 CP 1Hz输出可接LED指示灯//nCR 清零（必须接低电平异步清零）//Adj_Min （分校正低电平计时必须接）//Adj_Hour （时校正低电平计时必须接）//dataout （数码管输出）//en （数码管使能端）//(Hour Minute Second 可以不接也可以单独接数码管一位的) //修改bcd_decoder 即可修改显示////*****************************************//************ timeclock top block*************module top_clock ( Hour, Minute, Second, CP, nCR, EN, Adj_Min, Adj_Hour,clk,dataout,en) ;input clk, nCR, EN, Adj_Min, Adj_Hour;output CP;output [7:0] Hour, Minute, Second,dataout;output [3:0] en;wire [7:0] Hour, Minute, Second, dataout;supply1 Vdd;wire MinL_EN, MinH_EN, Hour_EN;//**************Hour, Minute, Second counter************counter10 U1 ( Second[3:0], nCR, EN, CP);counter6 U2 ( Second[7:4], nCR, ( Second[3:0]==4'h9), CP);assign MinL_EN = Adj_Min? Vdd : (Second==8'h59);assign MinH_EN = ( Adj_Min &&( Minute [3:0] ==4'h59))|| ( Minute[3:0]==4'h9)&& (Second == 8'h59);counter10 U3 ( Minute[3:0], nCR, MinL_EN,CP);counter6 U4 ( Minute[7:4], nCR, MinH_EN,CP);assign Hour_EN = Adj_Hour ? Vdd: ((Minute == 8'h59)&&(Second == 8'h59));counter24 U5 ( Hour[7:4], Hour[3:0], nCR, Hour_EN,CP);bcd_decoder U6 (clk,nCR,Hour[7:4],Hour[3:0],Minute[7:4],Minute[3:0],dataout,en);PULSE U7(clk,CP);endmodule//**************counter10 ( BCD 0~9 )*************module counter10 ( Q, nCR, EN, CP);input CP, nCR, EN;output [3 : 0] Q;reg [3 : 0] Q;always @ (posedge CP or negedge nCR)beginif( !nCR ) Q<=4'b0000;else if ( !EN ) Q<=Q;else if ( Q ==4'b1001) Q <= 4'b0000;else Q <= Q+1'b1;endendmodule//**************counter6 ( BCD 0~5 )************ module counter6 ( Q, nCR, EN, CP);input CP, nCR, EN;output [3:0] Q;reg [3:0] Q;always @ (posedge CP or negedge nCR ) beginif(!nCR) Q<= 4'b0000;else if (!EN) Q<=Q;else if (Q == 4'b0101) Q<=4'b0000;else Q <= Q + 1'b1;endendmodule//***************counter24 ( 0~23 )************** module counter24 ( CntH, CntL, nCR, EN, CP); input CP, nCR, EN;output[3:0] CntH,CntL;reg [3:0] CntH,CntL;reg CO;always @ (posedge CP or negedge nCR)if(!nCR) {CntH,CntL} <=8'h00;else if(!EN) {CntH,CntL} <= {CntH,CntL};else if ( (CntH>2)||(CntL>9) || ( (CntH==2)&&(CntL>=3) ) ) {CntH,CntL} <=8'h00;else if((CntH==2)&&(CntL<3))beginCntH<=CntH;CntL<=CntL+1'b1;endelse if (CntL==9)beginCntH=CntH+1'b1;CntL=4'b0000;endelse beginCntH<=CntH;CntL<=CntL+1'b1;endendendmodule//*************cnt_1Hz*****************module PULSE ( clk, clk_1Hz);input clk;output clk_1Hz;reg [24:0] cnt_1Hz;reg R_clk=0;assign clk_1Hz=R_clk;always @ (posedge clk)if (cnt_1Hz==50000000) cnt_1Hz<=0;else cnt_1Hz<=cnt_1Hz+1;endalways @ (posedge clk)beginif(cnt_1Hz<=25000000) R_clk<=1;else R_clk<=0;endendmodule//*************bcd_decoder*************module bcd_decoder (clk,nCR,A,B,C,D,dataout,en);input clk; //system clockinput nCR; //system reset,low is activeinput [3:0] A,B,C,D;output[7:0] dataout;output[3:0] en; //enable high is activereg[7:0] dataout;reg[4:0] en;reg[15:0] cnt_scan;reg[3:0] dataout_buf;always@(posedge clk or negedge nCR)beginif(!nCR) begincnt_scan<=0;endelse begincnt_scan<=cnt_scan+1; endendalways@(cnt_scan) begincase(cnt_scan[15:14]) 2'b00:en=4'b0001;2'b01:en=4'b0010;2'b10:en=4'b0100;2'b11:en=4'b1000; default:en=4'b1111; endcaseendalways@(en)begincase(en)4'b0001:dataout_buf=A;4'b0010:dataout_buf=B;4'b0100:dataout_buf=C;dataout_buf=D; default:dataout_buf=4'b0000; endcaseendalways@(dataout_buf) begincase(dataout_buf)4'b0000:dataout=8'b1111_1100; 4'b0001:dataout=8'b0110_0000; 4'b0010:dataout=8'b1101_1010; 4'b0011:dataout=8'b1111_0010; 4'b0100:dataout=8'b0110_0110; 4'b0101:dataout=8'b1011_0110; 4'b0110:dataout=8'b1011_1110; 4'b0111:dataout=8'b1110_0000; 4'b1000:dataout=8'b1111_1110; 4'b1001:dataout=8'b1110_0110;dataout=8'b1110_1110; 4'b1011:dataout=8'b0011_1110; 4'b1100:dataout=8'b1001_1100; 4'b1101:dataout=8'b0111_1010; 4'b1110:dataout=8'b1001_1110; 4'b1111:dataout=8'b1000_1110; default :dataout=8'b0000_0010; endcaseendendmodule//End of RTL code。

Verilog数字时钟计数器电路设计一、引言Verilog是一种硬件描述语言，用于描述、设计和模拟数字电路。

数字时钟计数器电路是数字电子系统中常见的模块，用于产生时钟信号和计数功能。

本文将介绍如何使用Verilog语言设计数字时钟计数器电路。

二、电路功能数字时钟计数器电路的功能是产生一个稳定的时钟信号，并实现计数功能，用于驱动数字系统中的时序逻辑。

该电路通常包括时钟发生器和计数器两部分，时钟发生器用于产生稳定的时钟信号，而计数器用于对时钟信号进行计数。

三、Verilog语言简介Verilog是一种硬件描述语言，它可以用于描述数字电路的结构、行为和时序特性。

Verilog语言具有丰富的语法结构，包括模块、端口、信号、赋值语句、过程块等，可以描述数字电路中的各种逻辑和时序操作。

四、数字时钟计数器电路设计1. 模块定义我们需要使用Verilog语言定义数字时钟计数器的模块。

模块是Verilog语言中的最基本单元，用于描述数字电路的结构和行为。

以下是数字时钟计数器模块的定义：```verilogmodule clk_counter(input wire clk,input wire rst,output reg [3:0] count);```在上面的代码中，我们定义了一个名为`clk_counter`的模块，该模块包括一个时钟输入`clk`、一个复位输入`rst`和一个4位计数输出`count`。

2. 时钟发生器接下来，我们需要设计时钟发生器模块，用于产生稳定的时钟信号。

以下是时钟发生器模块的定义：```verilogmodule clk_generator(output reg clk);always #10 clk = ~clk;endmodule```在上面的代码中，我们定义了一个名为`clk_generator`的模块，该模块包括一个时钟输出`clk`。

通过`always`块和`#10`延时控制，我们实现了一个简单的时钟发生器，每10个时间单位翻转一次。

一 总体设计方案1.设计原理及思路1.1原理分析图1-1数字钟程序总体框图数字钟实际上就是对1Hz的频率进行计数的计数电路。

振荡器产生32768Hz的时钟信号，经过分频器后产生512Hz、64Hz、2Hz的脉冲信号，秒计数器计满60后，触发分计数器，分计数器计满60后，触发计时电路，当计满24小时后开始下一轮计数。

如果计数的起始时间与设想的有误差，可以通过调时、调分按键或复位键进行手动调时。

计数器的输出经过6选1多路选择器后以动态扫描方式送到LED数码管输出。

由框图可知程序模块可分为消抖模块、2分频、或门、6进制计数器、10进制计数器、24进制计数器6选1多路选择器、七段译码器、位选端控制器组成。

实现思路及具体实现过程将在第二部分详细介绍。

1.2数字钟的电路结构数字钟由电源电路、CPLD电路、JATG下载接口、振荡器、分频器、显示器等部分组成。

1.2.1电源电路图1-2电源电路电源电路通过USB接口输入5V电压，经三端稳压器输出3.3V工作电压用于电路中各元件的用电需求。

1.2.2 JATG下载接口图1-3JATG下载接口通过USB-blaster将JATG接口与电脑相连，即可将编写好程序代码下载到开发板上进行功能验证。

1.2.3 CPLD电路该CPLD电路通过MAX3000A EPM3064ALC44-10N实现各模块的功能验证和综合。

在该芯片中有64个宏单元，44个可用引脚，载入程序后断电不消失，再次通电后仍执行上次载入的程序。

编写的VerilogHDL模块利用其中提供的触发器，逻辑门电路实现所编写程序的逻辑功能。

从原理图可看出芯片通过制定接口与电源电路、振荡电路、JATG下载接口及译码管相连综合实现其功能。

三个按键电路图分别表示RESET(复位键)、AD_Hour(调时按键)、AD_Min(调分按键)。

三个按键通过指定接口接入芯片通过程序中的消抖模块为计数器提供调时、调分、复位脉冲。

图1-4 CPLD电路1.2.4振荡和分频电路图1-5 振荡和分频电路振荡和分频电路由晶振产生32768Hz的脉冲通过MC74WC4060芯片分频，产生F512Hz、F64Hz、F2Hz的脉冲信号，用于电路的计时脉冲和位选信号的产生。

用verilog-HDL多功能数字钟Verilog HDL实验报告基于Verilog HDL语言的多功能数字钟设计一、试验目的设计一个有如下功能的数字钟：（１）计时功能：包括时、分、秒。

（２）定时与闹钟功能：能在所设定的时间发出铃音。

（３）校时功能：对小时、分钟和秒钟进行手动校时。

（４）整点报时功能：每到整点能够发出“嘀嘀嘀嘀嘟”四短一长的报时。

二、试验原理ALERT HOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MINCLK CLK_1K MODE TURN CHANGEclockCLK CLK_1K MODE TURN CHANGEALERTHOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MIN多功能数字钟端口示意图数字钟设有五个输入端，分别为时钟输入（CLK ）、模式（MODE ）、产生声音的时钟信号（CLK_1K ）、切换（TURN ）和调时（CHANGE ）键。

输出共七个，其中HOUR[7..0]、MIN[7..0]和SEC[7..0]采用BCD 计数方式，分别驱动2个数码管。

硬件电路原理图如下：三、试验内容1. 代码/*信号定义：clk: 标准时钟信号，其频率为4Hz；clk_1k:产生闹铃声、报时音的时钟信号，其频率为1024Hz；mode:功能控制信号；为0：计时功能；为1：闹钟功能；为2：手动校时功能；turn:接按键，在手动校时功能时，选择是调整小时还是分钟；若长时间按住改建，还可使秒信号清零，用于精确调时；change: 接按键，手动调整时，每按一次，计数器加1；如果长按，则连续快速加1，用于快速调时和定时；hour,min,sec:此三信号分别输出并显示时、分、秒信号，皆采用BCD码计数，分别驱动6个数码管显示时间；alert:输出到扬声器的信号，用于产生闹铃音和报时音；闹铃音为持续20秒的急促的“嘀嘀嘀”音，若按住“change”键，则可屏蔽该音；整点报时音为“嘀嘀嘀嘀嘟”四短一长音；LD_alert:接发光二极管，指示是否设置了闹钟功能；LD_hour:接发光二极管，指示当前调整的是小时信号；LD_min:接发光二极管，指示当前调整的是分钟信号*/moduleclock(clk,clk_1k,mode,change,turn,alert,hour,min,sec,LD_alert,LD_hour,LD_mi n);input clk,clk_1k,mode,change,turn;output alert,LD_alert,LD_hour,LD_min;output[7:0] hour,min,sec;reg[7:0] hour,min,sec,hour1,min1,sec1,ahour,amin;reg[1:0] m,fm,num1,num2,num3,num4;reg[1:0] loop1,loop2,loop3,loop4,sound;reg LD_hour,LD_min;reg clk_1Hz,clk_2Hz,minclk,hclk;reg alert1,alert2,ear;reg count1,count2,counta,countb;wire ct1,ct2,cta,ctb,m_clk,h_clk;always @(posedge clk)beginclk_2Hz<=~clk_2Hz;if(sound==3) begin sound<=0; ear<=1; end //ear信号用于产生或屏蔽声音else begin sound<=sound+1; ear<=0; endendalways @(posedge clk_2Hz) //由4Hz的输入时钟产生1Hz的时基信号clk_1Hz<=~clk_1Hz;always @(posedge mode) //mode信号控制系统在三种功能间转换begin if(m==2) m<=0; else m<=m+1; endalways @(posedge turn)fm<=~fm;always //产生count1,count2,counta,countb四个信号begincase(m)2:begin if(fm)begin count1<=change; {LD_min,LD_hour}<=2; endelsebegin counta<=change; {LD_min,LD_hour}<=1; end{count2,countb}<=0;end1:begin if(fm)begin count2<=change; {LD_min,LD_hour}<=2; endelsebegin countb<=change; {LD_min,LD_hour}<=1; end{count1,counta}<=2'b00;enddefault:{count1,count2,counta,countb,LD_min,LD_hour}<=0;endcaseendalways @(negedge clk) //如果长时间按下“change”键，则生成“num1”信号用于连续快速加1if(count2) beginif(loop2==3) num2<=1;elsebegin loop2<=loop2+1; num2<=0;endendelse begin loop2<=0; num2<=0; endalways @(negedge clk) //产生num2信号if(count1) beginif(loop3==3) num3<=1;elsebegin loop3<=loop3+1; num3<=0; endendelse begin loop3<=0; num3<=0; endalways @(negedge clk)if(counta) beginif(loop4==3) num4<=1;elsebegin loop4<=loop4+1; num4<=0; endendelse begin loop4<=0; num4<=0; endassign ct1=(num3&clk)|(!num3&m_clk); //ct1用于计时、校时中的分钟计数assign ct2=(num1&clk)|(!num1&count2); //ct2用于在定时状态下调整分钟信号assign cta=(num4&clk)|(!num4&h_clk); //cta用于计时、校时中的小时计数assign ctb=(num2&clk)|(!num2&countb); //ctb用于在定时状态下调整小时信号always @(posedge clk_1Hz) //秒计时和秒调整进程if(!(sec1^8'h59)|turn&(!m))beginsec1<=0;if(!(turn&(!m))) minclk<=1;end//按住“turn”按键一段时间，秒信号可清零，该功能用于手动精确调时else beginif(sec1[3:0]==4'b1001)begin sec1[3:0]<=4'b0000; sec1[7:4]<=sec1[7:4]+1; endelse sec1[3:0]<=sec1[3:0]+1; minclk<=0;endassign m_clk=minclk||count1;always @(posedge ct1) //分计时和分调整进程beginif(min1==8'h59) begin min1<=0; hclk<=1; endelse beginif(min1[3:0]==9)begin min1[3:0]<=0; min1[7:4]<=min1[7:4]+1; endelse min1[3:0]<=min1[3:0]+1; hclk<=0;endendassign h_clk=hclk||counta;always @(posedge cta) //小时计时和小时调整进程if(hour1==8'h23) hour1<=0;else if(hour1[3:0]==9)begin hour1[7:0]<=hour1[7:4]+1; hour1[3:0]<=0; endelse hour1[3:0]<=hour1[3:0]+1;always @(posedge ct2) //闹钟定时功能中的分钟调节进程if(amin==8'h59) amin<=0;else if(amin[3:0]==9)begin amin[3:0]<=0; amin[7:4]<=amin[7:4]+1; endelse amin[3:0]<=amin[3:0]+1;always @(posedge ctb) //闹钟定时功能中的小时调节进程if(ahour==8'h23) ahour<=0;else if(ahour[3:0]==9)begin ahour[3:0]<=0; ahour[7:4]<=ahour[7:4]+1; endelse ahour[3:0]<=ahour[3:0]+1;always //闹铃功能if((min1==amin)&&(hour1==ahour)&&(amin|ahour)&&(!change))//若按住“change”键不放，可屏蔽闹铃音if(sec1<8'h20) alert1<=1; //控制闹铃的时间长短else alert1<=0;else alert1<=0;always //时、分、秒的现实控制case(m)3'b00: begin hour<=hour1; min<=min1; sec<=sec1; end//计时状态下的时、分、秒显示3'b01: begin hour<=ahour; min<=amin; sec<=8'hzz; end//定时状态下的时、分、秒显示3'b10: begin hour<=hour1; min<=min1; sec<=8'hzz; end//校时状态下的时、分、秒显示endcaseassign LD_alert=(ahour|amin)?1:0; //指示是否进行了闹铃定时assign alert=((alert1)?clk_1k&clk:0)|alert2; //产生闹铃音或整点报时音always //产生整点报时信号alert2beginif((min1==8'h59)&&(sec1>8'h54)||(!(min1|sec1)))if(sec1>8'h54) alert2<=ear&clk_1k; //产生短音else alert2<=!ear&clk_1k; //产生长音else alert2<=0;endendmodule2. 仿真图四、小结及体会为了做多功能数字钟，我借了多本关于Verilog HDL的程序设计书。

课程设计---基于Verilog HDL数字时钟设
计与实现
简介
本课程设计旨在通过使用Verilog硬件描述语言（HDL）设计和实现数字时钟。

学生将研究如何使用Verilog语言来描述数字电路，并将其应用于设计和实现一个简单的数字时钟电路。

设计目标
- 研究使用Verilog HDL来描述和设计数字电路
- 实现一个简单的数字时钟电路
- 熟悉数字时钟的工作原理和设计流程
实施步骤
1. 了解数字时钟的原理和工作方式
2. 研究Verilog HDL语言的基本语法和使用方法
3. 设计并实现时钟的各个功能模块，如时钟显示模块、时钟计数模块等
4. 使用仿真工具验证设计的正确性
5. 进行实际的硬件验证，将设计烧录到FPGA开发板上并进行测试
实验要求
1. 设计的数字时钟应具备基本的时分秒显示功能
2. 时钟应具备可调节的时间设置功能
3. 需要使用FPGA开发板进行实际硬件验证
4. 实验报告应包含设计原理、设计流程、仿真结果和实际硬件验证结果
参考资料
1. Verilog HDL教程
2. FPGA开发板用户手册
3. 相关学术论文和文献
以上为课程设计---基于Verilog HDL数字时钟设计与实现的文档简介。

本课程设计将帮助学生学习Verilog HDL语言并应用于设计和实现数字时钟电路。

电子线路设计与测试实验报告一、实验名称多功能数字钟设计二、实验目的1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2.熟悉一种EDA软件使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟设计。

三、设计内容及要求1．基本功能具有“秒”、“分”、“时”计时功能，小时按24小时制计时。

具有校时功能，能对“分”和“小时”进行调整。

2.扩展功能仿广播电台正点报时。

在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。

定时控制，其时间为23时58分。

3.选做内容任意时刻闹钟（闹钟时间可设置）。

自动报整点时数。

四．系统框图与说明数字钟框图1.数字钟电路系统由主体电路和扩展电路两大部分所组成。

2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。

3.计数器的输出经译码器送显示器。

五．设计步骤1.列写多功能数字钟设计--层次结构图多功能数字钟顶层模块（clock_main.v）小时计数器（counter24.v）分钟计数器（counter60.v）秒钟计数器（counter60.v）6进制计数器（counter6.v）10进制计数器（counter10.v）6进制计数器（counter6.v）10进制计数器（counter10.v）分频模块（fre_divider.v）固定时刻闹钟设定校时模块任意时刻闹钟（setclock.v）整点报时模块（baoshi.v）2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路；3.设计各单元电路并进行仿真；4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合；5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。