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跟我一起写Makefile陈皓1 概述什么是makefile？或许很多Winodws的程序员都不知道这个东西，因为那些Windows的IDE都为你做了这个工作，但我觉得要作一个好的和professional的程序员，makefile还是要懂。
这就好像现在有这么多的HTML的编辑器，但如果你想成为一个专业人士，你还是要了解HTML的标识的含义。
特别在Unix下的软件编译，你就不能不自己写makefile了，会不会写makefile，从一个侧面说明了一个人是否具备完成大型工程的能力。
因为，makefile关系到了整个工程的编译规则。
一个工程中的源文件不计数，其按类型、功能、模块分别放在若干个目录中，makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些文件需要后编译，哪些文件需要重新编译，甚至于进行更复杂的功能操作，因为makefile就像一个Shell脚本一样，其中也可以执行操作系统的命令。
makefile带来的好处就是——“自动化编译”，一旦写好，只需要一个make命令，整个工程完全自动编译，极大的提高了软件开发的效率。
make是一个命令工具，是一个解释makefile中指令的命令工具，一般来说，大多数的IDE都有这个命令，比如：Delphi的make，Visual C++的nmake，Linux下GNU的make。
可见，makefile都成为了一种在工程方面的编译方法。
现在讲述如何写makefile的文章比较少，这是我想写这篇文章的原因。
当然，不同产商的make各不相同，也有不同的语法，但其本质都是在“文件依赖性”上做文章，这里，我仅对GNU的make进行讲述，我的环境是RedHat Linux 8.0，make的版本是3.80。
必竟，这个make是应用最为广泛的，也是用得最多的。
而且其还是最遵循于IEEE 1003.2-1992 标准的（POSIX.2）。
在这篇文档中，将以C/C++的源码作为我们基础，所以必然涉及一些关于C/C++的编译的知识，相关于这方面的内容，还请各位查看相关的编译器的文档。
Makefile万能通用版（C++和C混合编译也适用）
1．、该Makefile 是我自己写的，可用于编译均是.c文件的工程，基本不用修改什么东西。
2、将该文件拷贝到工程文件夹下，在终端执行：
#make create (将会在根目录下创建出include, src, bin 三个目录)
#make 即可编译
#make clean 删除所有生成的中间文件和可执行文件
3、如果需要编译C++的.cpp和C语言的.c文件，即C 、C++混合编译，将CC=gcc 改为CC=g++即可。
（如果还不行，那就需要在.cpp文件的extern “C”中将被调用的.c声明一下，或者将所有.c 文件做成成静态库，后者适合.c文件较多的情况）CC=gcc CFLAGS=-o
PARAM=-Wall
CUR=$(shell pwd)
SRC=$(CUR)/src
SRCS=$(SRC)/*.c
TARGET=$(CUR)/bin/exe
.PHONY:$(TARGET)
all:$(TARGET)
$(TARGET):$(SRCS)
$(CC) $^ $(CFLAGS) $@ $(PARAM)
clean:
@-rm -rf $(TARGET)
@-rm -rf $(CUR)/include/*~
@-rm -rf $(SRC)/*~
@-rm -rf $(CUR)/*~
create:
@-mkdir src/
@-mkdir include/ @-mkdir bin/。
通用makefile的编写Makefile是一种常用的构建工具，它可以通过简洁的语法描述源码的编译和链接过程，方便地实现代码的自动化构建。
在互联网技术领域，Makefile的编写尤为重要，它能帮助开发者管理复杂的项目结构和依赖关系。
本文将介绍通用Makefile的编写方法，帮助读者快速上手。
一、Makefile的基本结构Makefile由一系列规则（Rules）组成，每个规则定义了一个目标（Target）和依赖关系（Prerequisites），以及执行的命令（Commands）。
基本的Makefile结构如下：```target: prerequisitescommand```其中，target表示目标文件，prerequisites表示所依赖的文件，而command则是需要执行的命令。
当目标文件的依赖文件发生变化时，Make工具会自动执行对应的命令以完成构建。
二、Makefile的变量在编写Makefile时，可以使用变量来简化命令的书写和维护。
变量可以用来存储文件名、编译选项等信息。
通过声明变量并在命令中引用，可以提高代码的可读性和可维护性。
变量的声明格式如下：```VARIABLE_NAME = value```在命令中引用变量时，需要使用`$`符号进行替换。
例如，`${VARIABLE_NAME}`表示引用名为`VARIABLE_NAME`的变量。
三、Makefile的规则Makefile中的规则可以根据需要定义多个。
每个规则由一个目标文件、依赖关系和命令组成。
通过定义不同的规则，可以实现对不同文件的编译、链接等操作。
以下是一个示例规则的定义：```main.o: main.cgcc -c -o main.o main.c```上述规则表示要生成`main.o`文件，依赖于`main.c`文件。
命令`gcc -c -o main.o main.c`表示将`main.c`文件编译为`main.o`目标文件。
MakeFile脚本的编写1.Eclipse Debug下默认会⽣成 .mk格式的makefile多⽂件2.下连接可以⽤⼀个⽂件来实现MakeFile功能。
转载⾸先进⾏的内容是参数设置部分，如下：设置项⽬名字，它决定了我们make之后，⽣成的⽂件名。
⽐如libXX.so或者XXX.a或者XXXX#set your project namePRJ_NAME=libXXX.so设置项⽬的类型，是共享库、可执⾏程序还是静态库#set your project type : choose one belowPRJ_TYPE =g++ -shared#PRJ_TYPE = g++#PRJ_TYPE = ar -r设置编译的类型，是Debug还是Release#set Debug or ReleaseCompile_Flag = Debug#Compile_Flag = Release设置编译后的⽂件的输出路径，这个⽂件夹⼀定要有才可以，否则会出错的。
所以要事先建⽴好#set your output pathOutput:= bin这⾥是设置代码所在的⽂件夹#set your source folderSRC:=code如果引⽤了什么库，就在这⾥添加好了.#add the lib you used here#LIBS := -lLib1 -lLib2 -lLib3LIBS := -lpthread#LIBPATH := -Lpath1 -Lpath2 -Lpath3LIBPATH :=INCLUDEPATH :=# INCLUDEPATH := -I/usr/lib/XXX/include要设置的参数就这么多。
下⾯进⼊第⼆部分，makefile核⼼内容的解释。
下⾯我仔细讲⼀下。
#符号，表⽰注释。
makefile⾥⾯有它的那⾏，就不会起作⽤了。
⽐如下⾯两⾏就是注释。
####################################DON"T MODIFY THE BELOWS#combine output folderFinalOutput := $(Output)/$(Compile_Flag)/上⾯的代码，定义了⼀个变量，名字是FinalOutput，给它赋值，可以⽤=或者:=，等⼀下说区别。
makefile 写法makefile是一种用于自动化构建的工具，它可以帮助开发者管理项目中的源代码、依赖关系以及构建过程。
本文将详细介绍makefile的基本语法和使用方法，以及如何根据项目需求编写一个高效的makefile。
在这篇文章中，我们将一步一步回答关于makefile写法的问题。
第一步：什么是makefile及其作用？Makefile是一种文本文件，其中包含一系列的规则，告诉make命令如何编译和链接代码。
它能够根据源代码文件的修改日期来判断哪些文件需要重新编译，从而提高代码的构建效率。
通过makefile，我们可以定义编译器的参数、编译顺序和目标文件等信息，使得项目的构建过程更加简化、自动化。
第二步：makefile的基本语法是什么？Makefile由一系列的规则组成，每个规则都包含目标文件、依赖文件和命令。
下面是一个简单的示例：makefiletarget: dependency1 dependency2command1command2其中，`target`是要生成的目标文件，`dependency1`和`dependency2`是`target`所依赖的文件，`command1`和`command2`是执行的命令。
第三步：如何编写一个最基本的makefile？首先，我们需要确定项目的目标文件和依赖关系。
比如，我们的项目中有两个源代码文件`main.c`和`utility.c`，它们都依赖于一个头文件`utility.h`。
我们的目标是生成一个可执行文件`main`。
makefile# 目标文件main: main.o utility.ogcc -o main main.o utility.o# 依赖关系main.o: main.c utility.hgcc -c main.cutility.o: utility.c utility.hgcc -c utility.c第四步：如何使用变量和函数来简化makefile的编写？在makefile中，我们可以使用变量和函数来简化代码的编写。
Python Makefile编写规则随着Python语言的流行和应用范围的不断扩大，开发人员在日常工作中经常会用到Makefile来管理代码的编译和部署过程。
Makefile 是一个用于组织代码编译和部署流程的工具，它可以帮助开发人员自动化代码构建的过程，提高工作效率。
在Python项目中，编写规范的Makefile可以帮助开发人员管理项目中繁杂的编译和部署过程，本文将介绍Python Makefile编写的规则和技巧。
一、Makefile简介Makefile是一个包含一系列规则的文件，用于指定代码的编译和部署过程。
它通常由一系列规则、依赖关系和命令组成，它告诉make命令如何编译和信息代码。
Makefile通常用于C/C++项目的编译，但在Python项目中同样有着广泛的应用。
二、Python Makefile编写规则1. 定义变量在编写Python Makefile时，首先需要定义一些变量，这些变量可以用于存储编译器、编译选项、源文件目录、目标文件目录等。
下面是一个简单的Python Makefile示例：```MakefileCC = pythonCFLAGS = -O2SRC_DIR = srcOBJ_DIR = obj```2. 定义规则在Makefile中，可以定义一系列规则来指定如何编译和信息代码。
在Python项目中，通常会定义编译规则、信息规则和清理规则。
下面是一个简单的Python Makefile示例：```Makefileall: $(OBJ_DIR)/m本人n.o$(CC) $(CFLAGS) $(OBJ_DIR)/m本人n.o -o app$(OBJ_DIR)/m本人n.o: $(SRC_DIR)/m本人n.py$(CC) $(CFLAGS) -c $(SRC_DIR)/m本人n.py -o $(OBJ_DIR)/m本人n.oclean:rm -f $(OBJ_DIR)/*.o app```在上面的示例中，定义了三个规则：all规则用于编译信息代码生成可执行文件，$(OBJ_DIR)/m本人n.o规则用于编译源文件生成目标文件，clean规则用于清理生成的目标文件和可执行文件。
linux makefile 写法Linux Makefile 写法Makefile 是一种用于组织和管理软件项目的文件格式，它指导着编译器如何构建程序。
在Linux 环境下，Makefile 是一种特别常见的构建工具，它通过定义目标和规则，使得软件开发人员能够轻松地构建、编译和部署项目。
本文将一步一步回答关于Linux Makefile 写法的问题，帮助你深入了解如何编写高效的Makefile。
第一步：创建Makefile 文件首先，你需要在你的Linux 环境中创建一个名为"Makefile" 的文本文件。
你可以使用任何文本编辑器，如Vim、Nano 或者Emacs 来完成这个任务。
确保你的Makefile 文件保存在项目的根目录下，这样Make 命令才能找到它。
第二步：定义变量在Makefile 中，你可以定义各种变量来存储重复使用的值，如编译器名称、编译选项和目标文件名。
定义变量的语法是"变量名=值"，例如：CC=gccCFLAGS=-Wall -WerrorTARGET=myprogram在上面的例子中，我们定义了三个变量：`CC`、`CFLAGS` 和`TARGET`。
`CC` 变量的值是`gcc`，指定了使用GCC 编译器。
`CFLAGS` 变量的值是`-Wall -Werror`，这些编译选项用于启用所有警告，并将警告视为错误。
`TARGET` 变量的值是`myprogram`，这是我们期望生成的最终可执行文件的名称。
第三步：指定编译规则在Makefile 中，你需要指定编译规则来告诉编译器如何构建你的程序。
编译规则由目标、依赖和命令组成。
下面是一个简单的例子：(TARGET): main.o utils.o(CC) (CFLAGS) -o (TARGET) main.o utils.o在上面的例子中，我们指定了一个名为`(TARGET)` 的目标，它依赖于`main.o` 和`utils.o` 两个文件。
c语言makefile编写规则C语言Makefile编写规则什么是MakefileMakefile是一种用于管理和构建软件项目的文件，通常被用于编译和链接C语言程序。
Makefile中包含了一系列的规则和指令，用于告诉编译器如何编译程序中的各个部分，并最终生成可执行文件。
Makefile的基本结构Makefile的基本结构由多个规则组成，每个规则由一个目标（target）和一个或多个依赖（dependencies）组成。
目标指明了要生成的文件或要执行的操作，依赖指明了目标所依赖的文件或操作。
一个简单的Makefile规则的语法如下：target: dependenciescommand其中，target是生成的文件或要执行的操作，dependencies是目标所依赖的文件或操作，command是执行的命令。
每个规则的命令必须以一个tab键开始。
Makefile的应用场景Makefile广泛应用于C语言项目的构建中，它可以自动化执行编译、链接和清理等操作。
通过Makefile，我们可以方便地管理源代码文件、头文件和库文件之间的关系，从而提高项目的可维护性和可扩展性。
Makefile的编写规则1.目标和依赖应该使用合适的命名方式，能够清晰地表达其作用以及所依赖的内容。
避免使用中文、空格和特殊字符，使用下划线和英文字母进行命名。
2.命令行命令应该以tab键开始，而不是空格。
这是Makefile的语法要求，且使用tab键可以提高代码的可读性。
3.注意规则的顺序，确保前置依赖在目标之前。
Makefile会按照规则的声明顺序进行构建，如果前置依赖在目标之后，可能导致构建失败。
4.使用变量来定义重复使用的内容，如编译器选项、源文件列表等。
这样可以提高代码的可维护性，并方便进行后续的修改和维护。
5.使用通配符来表示一类文件，如使用*.c表示所有的C语言源文件，使用$(wildcard pattern)函数来获取符合某种模式的文件列表。
目的：基本掌握了make 的用法，能在Linux系统上编程。
环境：Linux系统，或者有一台Linux服务器，通过终端连接。
一句话：有Linux编译环境。
准备：准备三个文件：file1.c, file2.c, file2.hfile1.c:#include <stdio.h>#include "file2.h"int main(){printf("print file1$$$$$$$$$$$$$$$$$$$$$$$$\n");File2Print();return 0;}file2.h:#ifndef FILE2_H_#define FILE2_H_#ifdef __cplusplusextern "C" {#endifvoid File2Print();#ifdef __cplusplus}#endif#endiffile2.c:#include "file2.h"void File2Print(){printf("Print file2**********************\n");}基础：先来个例子：有这么个Makefile文件。
（文件和Makefile在同一目录）=== makefile 开始===helloworld:file1.o file2.ogcc file1.o file2.o -o helloworldfile1.o:file1.c file2.hgcc -c file1.c -o file1.ofile2.o:file2.c file2.hgcc -c file2.c -o file2.oclean:rm -rf *.o helloworld=== makefile 结束===一个makefile 主要含有一系列的规则，如下：A: B(tab)<command>(tab)<command>每个命令行前都必须有tab符号。
MAKEFILE的编写第一章Makefile简介什么是makefile？或许很多Winodws的程序员都不知道这个东西，因为那些Windows 的IDE都为你做了这个工作，但我觉得要作一个好的和professional的程序员，makefile还是要懂。
这就好像现在有这么多的HTML的编辑器，但如果你想成为一个专业人士，你还是要了解HTML的标识的含义。
特别在Unix下的软件编译，你就不能不自己写makefile了，会不会写makefile，从一个侧面说明了一个人是否具备完成大型工程的能力。
因为，makefile关系到了整个工程的编译规则。
一个工程中的源文件不计数，其按类型、功能、模块分别放在若干个目录中，makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些文件需要后编译，哪些文件需要重新编译，甚至于进行更复杂的功能操作，因为makefile就像一个Shell脚本一样，其中也可以执行操作系统的命令。
makefile带来的好处就是——“自动化编译”，一旦写好，只需要一个make命令，整个工程完全自动编译，极大的提高了软件开发的效率。
make是一个命令工具，是一个解释makefile中指令的命令工具，一般来说，大多数的IDE都有这个命令，比如：Delphi的make，Visual C++的nmake，Linux下GNU的make。
可见，makefile都成为了一种在工程方面的编译方法。
make命令执行时，需要一个Makefile 文件，以告诉make命令需要怎么样的去编译和链接程序。
首先，我们用一个示例来说明Makefile的书写规则。
以便给大家一个感兴认识。
这个示例来源于GNU的make使用手册，在这个示例中，我们的工程有8个C文件，和3个头文件，我们要写一个Makefile来告诉make命令如何编译和链接这几个文件。
我们的规则是：1）如果这个工程没有编译过，那么我们的所有C文件都要编译并被链接。
一个通用Makefile的编写我们在Linux环境下开发程序，少不了要自己编写Makefile，一个稍微大一些的工程下面都会包含很多.c的源文件。
如果我们用gcc 去一个一个编译每一个源文件的话，效率会低很多，但是如果我们可以写一个Makefile，那么只需要执行一个make就OK了，这样大大提高了开发效率。
但是Makefile的语法规则众多，而且缺乏参考资料，对于初学者来说，写起来还是有一定的难度，往往令很多人望而生畏。
下面我们介绍一个比较通用而且简洁的Makefile，大家只要对它稍作修改就可以用在你们自己的工程里了。
现在假设我们有一个工程叫my_project，工程源码目录下面有app1.c,app2.c,app3.c,app4.c以及main.c这五个源文件。
我们现在需要编译出app1.o,app2.o,app3.o,app4.c以及main.o，然后再把这些.o 文件链接成为一个ELF格式的可执行程序叫做my_app。
我们先看一个最简单的Makefile如何编写：
my_app : main.o, app1.o, app2.o, app3.o, app4.o
gcc –o my_app main.o app1.o, app2.o, app3.o, app4.o main.o : main.c
gcc –c main.c
app1.o : app1.c
gcc –c app1.c
app2.o : app2.c
gcc –c app2.c
app3.o : app3.c
gcc –c app3.c
clean :
rm main.o app1.o, app2.o, app3.o, app4.o
这是一个傻瓜式的Makefile，不灵活，而且不具备可复制性，想象一个如果我们的工程下面有50个源文件，那岂不是要一个一个写出来。
我们的目标是写一个Makefile，只要稍作修改就可以在各个工程之间通用。
下面这个Makefile就可以满足这个要求：
SRCS = $(wildcard *.c)
OBJS = $(SRCS:.c = .o)
CC = gcc
INCLUDES = -I/home/noah/build_sqlite3/include
LIBS = -L/home/noah/build_sqlite3/lib -lsqlite3
CCFLAGS = -g -Wall -O0
my_app : $(OBJS)
$(CC) $^ -o $@ $(INCLUDES) $(LIBS)
%.o : %.c
$(CC) -c $< $(CCFLAGS)
clean:
rm *.o
大家看这个Makefile和前一个比起来是不是简洁很多，当然理解起来不如上一个那么直观。
实际上编写Makefile就是为了提高我们的工作效率，而不是增加我们的工作量。
因此Makefile为我们提供了很多强大的功能，比如定义变量，使用通配符等等。
只要合理利用，就可以达到事半功倍的效果。
下面我们一条一条分析这个Makefile：(wildcart : 通配符）SRCS = $(wildcard *.c)
这条语句定义了一个变量SRCS，它的值就是当前面目录下面所有的以.c结尾的源文件。
OBJS = $(SRCS:.c = .o)
这里变量OBJS的值就是将SRCS里面所有.c文件编译出的.o目标文件
CC = gcc
变量CC代表我们要使用的编译器
INCLUDES = -I/home/noah/build_sqlite3/include
LIBS = -L/home/noah/build_sqlite3/lib -lsqlite3
这里指定除了编译器默认的头文件和库文件的路径之外需要额外引用的头文件路径以及库的路径。
CCFLAGS = -g -Wall -O0
CCFLAGS变量存放的是编译选项
my_app : $(OBJS)
$(CC) $^ -o $@ $(INCLUDES) $(LIBS)
my_app依赖于所有的.o文件，$^代表$(OBJS)，$@代表my_app %.o : %.c
$(CC) -c $< $(CCFLAGS)
将所有的.c源代码编译成.o目标文件，这样写是不是很省事？clean:
rm *.o
在执行make clean之后删除所有编译过程中生成的.o文件。
这个Makefile就具备灵活的通用性，我们只要对它稍作修改就可以用在自己的工程里面。
当然Makefile还有很多强大的功能，需要我们进一步学习。
